JP3260796B2 - スイッチング電源装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源装置に関し、特に
複写機，プリンタ等の画像形成装置に好適な電源装置に
関するものである。

【０００２】

【従来の技術】従来、複写機，プリンタの電気的構成要
素はプリントシーケンス全体を制御するマイクロプロセ
ッサを中心としたシーケンスコントローラ回路，ＤＣ電
源，露光電源，帯電等の高圧電源等、種々のものが独立
しており、それ故、小型化，低価格化するには限界があ
った。

【０００３】特に、高圧電源等は一旦ＤＣ電源で低圧に
した後、再びトランスで昇圧する構成が多く、電気部品
の中でも価格，容積，重畳共に不利なトランスを複数個
使用しており、又電力的にも効率が低かった。

【０００４】そこで、低圧出力，高圧出力を複数有する
トランスを用い、１つのトランスで必要とされる電圧出
力のほとんどを賄う方式が提案されている。この場合、
通常トランスの１次側を２次側の特定の出力を検出して
制御し、他の電源出力は、次段に何らかの制御手段を接
続し、２次側で制御している。

【０００５】図８に、従来例の電源装置におけるトラン
ス２次側の出力電圧検出回路を示す。図８−（Ａ）はダ
イオードＤ２の出力を単に分圧し出力電圧検出信号ｒと
するものである。図８−（Ｂ）は検出巻線Ｎ２−１を設
け、ダイオードＤ３，コンデンサＣ３で整流・平滑し、
抵抗Ｒ１，Ｒ２で分圧して出力電圧検出信号ｒとするも
のである。図８−（Ｃ）は特定出力と同じ巻線Ｎ２の出
力をダイオードＤ３，コンデンサＣ３で整流・平滑し、
抵抗Ｒ１，Ｒ２で分圧して出力電圧検出信号ｒとするも
のである。

【０００６】このように、従来例において、１つのコン
バータトランスで複数の電圧出力を賄う方式を採用した
場合、２次側特定出力電圧の検出は図８に示される回路
が用いられていた。

【０００７】図８−（Ａ）のように同一出力で制御を行
うと、コンデンサＣ２の容量が大きいため、ダイオード
Ｄ２出力の応答が極めて遅く出力電圧を分圧した信号を
出力電圧検出信号ｒとすると系全体の応答が遅くなり負
荷変動に電源系が追いつかず、リップル分が多くなり、
逆にリップルを少なくしようとすると、系が不安定にな
るといった問題があった。

【０００８】また、図８−（Ｂ）のように検出巻泉Ｎ２
−１を独立に設け、特定出力に比例した出力電圧検出信
号を用いると、巻線Ｎ２とＮ２−１の出力のアンバラン
スが誤差要因となり、さらに、抵抗Ｒ１，Ｒ２、コンデ
ンサＣ３により応答特性は比較的自由にできるが、負荷
変動によりダイオードＤ２に流れる電流が変わるため、
ダイオードＤ２のＶ_F ／Ｉ_F 特性により特定出力電圧が
変わってしまうといった問題があった。

【０００９】図８−（Ｃ）のように、コンバータトラン
ス出力の整流・平滑径路を２系統にし、電源としての出
力より十分時定数の小さい定数による検出系統を設けた
場合、負荷変動によるダイオードＤ２のＶ_F 変化によ
り、特定電圧出力系統と検出系統のＤＣ電圧レベルに差
異が生じる可能性があるといった問題があった。

【００１０】本発明は、このような事情に鑑みてなされ
たもので、出力電圧が正確に設定値になるように制御で
き、かつ制御系の応答特性のよい電源装置を提供するこ
とを目的とするものである。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、スイッチング電源装置を次の（１）な
いし（７）のとおりに構成する。

【００１２】 （１）半導体スイッチング素子を用いてトランスの１次
巻線への直流の印加をオン／オフすることにより前記ト
ランスの２次巻線から交流を出力させ、この交流を整流
平滑して負荷に供給するスイッチング電源装置におい
て、前記トランスの所定の２次巻線に接続される第１の
整流・平滑手段であって、前記負荷に供給されるべき直
流を発生する第１の整流・平滑手段と、前記所定の２次
巻線に接続される第２の整流・平滑手段であって、前記
第１の整流・平滑手段と前記負荷によって構成される回
路の時定数より小さい時定数を有する第２の整流・平滑
手段と、前記第２の整流・平滑手段の出力と前記第１の
整流・平滑手段の出力とを重畳する重畳手段と、前記重
畳手段からの出力に基づいて前記半導体スイッチング素
子をオン／オフ制御する制御部と、を備えたスイッチン
グ電源装置。 （２）前記第２の整流・平滑手段は、微分回路を有する
フィルタ手段を含前記（１）に記載のスイッチング電源
装置。 （３）前記重畳手段は、容量結合により前記第２の整流
・平滑手段の出力と前記第１の整流・平滑手段の出力と
を重畳する前記（１）又は（２）に記載のスイッチング
電源装置。 （４）前記トランスは前記所定の２次巻線とは異なる第
２の２次巻線を有するとともに、当該スイッチング電源
装置は、さらに前記トランスの第２の２次巻線に接続さ
れた第３の整流・平滑手段と、前記第３の整流・平滑手
段の出力電圧を検出する検出手段と、前記検出手段によ
り検出された値が所要値以下になったとき、前記重畳手
段の出力を低下させる重畳出力低下手段と、を備えた前
記（１）ないし（３）のいずれかに記載のスイッチング
電源装置。 （５）前記重畳出力低下検知手段は、演算回路を含んで
構成される前記（４）に記載のスイッチング電源装置。
（６）前記制御部は、前記重畳手段の出力を基準値と比
較するコンパレータと、前記コンパレータの出力に基づ
いてカウントアップ又はカウントダウンするアップ／ダ
ウンカウンタと、前記トランスの所定巻線の出力波形か
ら同期信号を生成する同期回路と、前記同期信号および
自身のアンダフローまたはオーバフローにより前記アッ
プ／ダウンカウンタの出力値をロードするカウンタと、
前記カウンタの出力値と所定のディジタル値Ｘを比較す
る第１のディジタルコンパレータと、前記カウンタの出
力と所定のディジタル値Ｙを比較しその比較出力により
前記同期信号による前記カウンタのロード動作を禁止ま
たは許可する第２のディジタルコンパレータと、前記ア
ップ／ダウンカウンタの出力値と所定のディジタル値Ｚ
を比較しその比較出力により前記アップ／ダウンカウン
タのカウントアップ動作を禁止または許可する第３のデ
ィジタルコンパレータとを備え、前記第１のディジタル
コンパレータの出力により前記スイッチング素子をオン
／オフさせる前記（１）ないし（５）のいずれかに記載
のスイッチング電源装置。 （７）前記制御部は、同一チップに集積された集積回路
によって構成される前記（６）記載のスイッチング電源
装置。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【実施例】以下本発明を実施例により詳しく説明する。 （実施例１）図１は実施例１である“電源装置”のブロ
ック図であり、図２は同実施例のＰＷＭ制御手段のブロ
ック図であり、図３は同実施例の動作タイミング図であ
る。

【００２７】図１において、１はスイッチング素子Ｔｒ
１の駆動回路、２はコンバータトランスＴ１に発生する
フライバック電圧より同期パルスａを生成する同期検出
回路、Ｔｒ１はスイッチング素子であるトランジスタ、
Ｔ１はコンバータトランスである。ダイオードＤ２，コ
ンデンサＣ２は第１の整流・平滑手段、ダイオードＤ
３，抵抗Ｒ３，コンデンサＣ３は第２の整流・平滑手
段、コンデンサＣ４は容量結合手段である。コンデンサ
Ｃ４と抵抗Ｒ１，Ｒ２は第２の整流・平滑手段の出力電
圧を、第１の整流・平滑手段の出力電圧に重畳する重畳
手段を構成している。Ａはこの重畳手段で検出した出力
電圧検出信号ｒをトランス１次側へフィードバックする
ＰＷＭ制御手段である。

【００２８】図２はＰＷＭ制御手段Ａのブロック図であ
る。図２において、７は出力電圧検出信号ｒを所定値Ｗ
と比較するアナログコンパレータ、６はアナログコンパ
レータ７の出力により、カウントアップかカウントダウ
ンを選択されるアップ／ダウンカウンタ、３はアップ／
ダウンカウンタの出力値をロードし、カウントダウンす
る第２のカウンタであるダウンカウンタ、４はダウンカ
ウンタ３の出力値と所定のディジタル値Ｘを比較しトラ
ンジスタＴｒ１を制御するパルス信号ｅを生成する第１
のディジタルコンパレータ、９はダウンカウンタ３の出
力値と所定のディジタル値Ｙを比較し、前記同期パルス
ａによるダウンカウンタ３のロード動作を禁止／許可す
る第２のディジタルコンパレータ、１０はアップ／ダウ
ンカウンタ６の出力値と所定のディジタル値Ｚを比較
し、アップ／ダウンカウンタ６のカウントアップ動作を
禁止／許可する第３のディジタルコンパレータ、８は同
期パルスａによりダウンカウンタ３のプリロード信号ａ
−１を生成するゲート回路、１２はアップ／ダウンカウ
ンタ６のカウントモードを制御するアップ／ダウン制御
回路、１１はダウンカウンタ３のアンダフロー信号ｆに
より、ダウンカウンタ３のロード信号ｈを生成するフリ
ップフロップ回路である。

【００２９】まず図１にもとづいて、動作を説明する。
コンパータトランスＴ１の一次巻線Ｎ１の一端は電源電
圧Ｖ_CCに接続され、１次巻線Ｎ１の他端はスイッチング
素子であるトランジスタＴｒ１のコレクタに接続され
る。このトランジスタＴｒ１のエミッタは接地されてお
り、さらにコレクタと接地間にはコンデンサＣ１とダイ
オードＤ１が接続されている。ここでコンデンサＣ１は
１次巻線Ｎ１と共振して効果的な電圧変換を行うための
もので、ダイオードＤ１はトランジスタＴｒ１の保護の
ためのものである。トランジスタＴｒ１がスイッチング
することにより２次巻線Ｎ２には巻線比に応じて所望の
電圧が発生する。本実施例では検出用巻線Ｎ３を設けて
ある。検出用巻線Ｎ３の一端は接地されており、他端は
同期検出回路２の入力に接続されている。同期検出回路
２の出力は、同期パルスａとしてＰＷＭ制御手段Ａのゲ
ート８に接続される。

【００３０】次に、コンバータトランスの２次巻線Ｎ２
の出力は、第１の整流・平滑手段により整流・平滑さ
れ、電源出力として、外部に出力される。この出力を抵
抗分圧器Ｒ１，Ｒ２により分圧し基本ＤＣ検出信号を得
る。さらに２次巻線Ｎ２の出力を第２の整流・平滑手段
により整流・平滑し、コンデンサＣ４を介してＡＣ検出
信号として前記抵抗分圧器Ｒ１，Ｒ２の分圧点に供給し
重畳している。

【００３１】この場合、第２の整流・平滑手段の抵抗Ｒ
３，コンデンサＣ３の時定数は、第１の整流・平滑手段
のコンデンサＣ２と不図示の負荷による時定数より充分
小さくしておくが、容量結合手段のコンデンサＣ４も含
め、電源としての応答特性，リップル許容値等から、適
切な定数を設定する。

【００３２】このように、基本ＤＣ検出信号にＡＣ検出
信号を重畳し出力電圧検出信号ｒを得ることから、第１
の整流・平滑手段のダイオードＤ２のＶ_F／Ｉ_F 特性に
よる誤差を除去し、実効値として、電源出力は常に設定
値通りの値となる。負荷変動時に、第２の整流・平滑手
段によりＡＣ検出信号が容量結合手段を介し注入され系
が制御されるため、負荷変動にも系が充分に追従できる
ようになる。

【００３３】次に、図２に基づいてＰＷＭ制御手段の動
作を説明する。前記同期検出回路２の出力同期パルスａ
はゲート８を介してダウンカウンタ３のプリロード端子
に供給される。プリロード端子に信号が入ると、ダウン
カウンタ３は強制的にアンダフローを生成する構成にな
っており、アンダフロー出力ｆはフリップフロップ１１
を介してダウンカウンタ３のロード端子に接続される。
同時にアップダウン制御回路１２に入力される。

【００３４】ダウンカウンタ３はコンデンサＣ１と１次
巻線Ｎ１による共振周波数より十分大きな周波数を発生
する不図示の原発振回路のクロック信号ＣＬＫにより駆
動される。

【００３５】ダウンカウンタ３のロード信号入力時にデ
ータを設定するデータ入力端子には、アップ／ダウンカ
ウンタ６が接続されている。カウンタ６は、コンバータ
トランスＴ１の出力巻線Ｎ２の出力電圧を検出し、得ら
れた出力電圧検出信号ｒをあらかじめ設定されたアナロ
グ値Ｗと比較するアナログコンパレータ７の出力と、デ
ィジタルコンパレータ１０およびフリップフロップ１１
の出力から、アップ／ダウン信号およびクロックを生成
するアップダウン制御回路１２により制御され、アップ
又はダウンカウントされる。ダウンカウンタ３の出力は
コンパレータ４およびコンパレータ９に供給され、コン
パレータ４はカウンタ３と設定値入力Ｘを比較しパルス
信号ｅを発生する。このパルス信号ｅにより図１記載の
駆動回路１はスイッチング素子であるトランジスタＴｒ
１を駆動する。

【００３６】さらにコンパレータ９はダウンカウンタ３
の出力値と設定値Ｙを比較して同期検出回路２の出力を
ダウンカウンタ３のプリロード端子に出力するゲート８
をオン，オフする。またコンパレータ１０はアップ／ダ
ウンカウンタ６の出力値と設定値入力Ｚを比較してその
結果をアップ／ダウン制御回路１２に入力する。

【００３７】また、コンパレータ１０はアップ／ダウン
カウンタ６の上限を設定値Ｚと比較して規制する。これ
は極端にパルス周期が大きくなると、トランスが飽和し
て大電流がトランジスタＴｒ１に流れ、破壊するのを防
止するためである。コンパレータ１０がアクティブにな
るとアップダウン制御回路１２の出力ｄを強制的にダウ
ンモードにする。

【００３８】次に図３の動作タイミング図により説明す
る。ＦＢＶで示される波形はコンバータトランスＴ１に
発生するフライバック電圧を示している。まずｃで表さ
れるダウンカウンタ３の値が図中Ｘで表す設定値より大
きい時コンパレータ４の比較によりトランジスタＴｒ１
は駆動回路１の駆動信号ｅによりオンとなり、それによ
り１次巻線Ｎ１にはＶ_CCが印加される。つぎにダウンカ
ウンタ３がカウントダウンしてゆき、設定値Ｘより小さ
くなるとコンパレータ４の出力は反転し、それによりト
ランジスタＴｒ１はオフする。このためコンバータトラ
ンスＴ１とコンデンサＣ１は電圧共振して、コンバータ
トランスＴ１の各巻線には、図示のようなフライバック
電圧ＦＢＶが発生する。このフライバック電圧ＦＢＶを
同期検出回路２により検知し、立ち下がり時に同期パル
スａを発生し、カウンタ３のプリロード信号ａ−１をゲ
ート８を介して入力する。

【００３９】プリロード信号ａ−１によりダウンカウン
タ３は強制的にアンダーフローを生成する。なお何らか
原因によりプリロード信号ａ−１が生成されなくともダ
ウンカウンタ３は０以下にダウンカウントしようとした
ときにアンダーフローｆを発生する（で示す）。アン
ダーフローｆが生成されると、フリップフロップ１１を
介してダウンカウンタ３にロード信号ｈが入力され、ア
ップ／ダウンカウンタ６の出力値がダウンカウンタ３に
ロードされ、再びトランジスタＴｒ１はオン状態にな
り、以上を１サイクルとして繰り返される。

【００４０】また、コンパレータ９はダウンカウンタ３
と設定値入力Ｙを比較して、ゲート８を開閉する。これ
はノイズ等により同期パルスａが所望のタイミング以外
で生成されたとしても、必要最低限のオフ期間（ｔ１す
なわちＸ−Ｙ）を確保するたるめに機能する。これによ
りフライバック電圧が０Ｖにならない前に、トランジス
タＴｒ１がオンになるのを防ぎ、トランジスタＴｒ１の
破壊を防止する（図中で示すのが所望のタイミング以
外のタイミング同期信号）。

【００４１】一方、アップダウン制御回路１２は、コン
パレータ１０の出力と、フリップフロップ１１のロード
信号ｈからアップ／ダウンの信号ｄとクロックを生成
し、アップ／ダウンカウンタ６へ出力する。これは一般
にロード信号ｈに同期した適当なタイミングでアップ／
ダウンの切り換えを行わないと、変化途中の不定なデー
タがダウンカウンタ３へロードされる可能があるため
で、図ではロード信号ｈの立ち上がりでアップ／ダウン
の切り換えを行い立ち下がりでアップ／ダウンカウンタ
６を駆動している。アップ／ダウンカウンタ６の値が大
きくなると、トランスＴ１のオン時間が長くなり出力電
圧Ｖ_OUT は上昇し、また小さいと出力電圧Ｖ_OUT は下降
する。それ故、例えばアップ／ダウンカウンタ６のカウ
ント値は順次カウントアップされてゆき、出力電圧はＶ
_OUT が所定値すなわちコンパレータの設定値Ｗになる
と、コンパレータ７の出力は反転しカウントダウンさ
れ、このようにしてカウントアップ，カウントダウンが
され、出力電圧Ｖ_OUT は設定値に制御される。

【００４２】（実施例２）次に実施例２を図４に基づい
て説明する。図中実施例１と同一または相当部分は同一
符号で表す。コンバータトランス１次側、ＰＷＭ制御手
段は実施例１と同様であり、省略している。

【００４３】本発明が適用されるのは、主として多出力
のトランスにおいてである。この場合、補助電源系の制
御は２次側出力にチョッパー式スイッチングレギュレー
タかシリーズレギュレータＱ１を配して行っている。し
かしながら、主電源系の負荷が急に軽くなった場合等で
は、トランス１次側のスイッチングがほとんど停止し、
補助電源系への電力供給が必要以上に低下することがあ
る。

【００４４】そこで、実施例２では補助電源系の第３の
整流・平滑手段の出力電圧を抵抗Ｒ４，Ｒ５により検出
し、しきい値より低下するとダイオードＤ５がオンし、
出力電圧検出信号ｒを低下させ、トランス１次側のスイ
ッチングを再開させる。この実施例２では補助電源系の
制御を端子レギュレータＱ１で行う。この場合、３端子
レギュレータＱ１の出力保障電圧およびダイオードＤ５
の電圧降下Ｖ_F 分および抵抗Ｒ１，Ｒ２の分圧電圧レベ
ルを考慮して抵抗Ｒ４，Ｒ５の定数を設定する必要があ
る。

【００４５】（実施例３）次に実施例３を図５に基づい
て説明する。この実施例３は、実施例２が３端子レギュ
レータＱ１の出力保障電圧，抵抗Ｒ１，Ｒ２の分圧電圧
レベル、ダイオードＤ５のＶ_F 分，抵抗Ｒ４，Ｒ５の分
圧電圧レベルが複雑に絡み、定数設定が難しく、場合に
よっては抵抗Ｒ４，Ｒ５の定数に最適値が無い場合に実
施する。すなわち、アナログコンパレータＱ２がゼナー
ダイオードＺＤ１により生成されるしきい値より抵抗Ｒ
４，Ｒ５の分圧電圧レベルが低下するとオンし、出力電
圧検出信号ｒを強制的にローレベルに低下させる。ダイ
オードＤ４出力が充分に出ている時はコンパレータＱ２
はオフしている。

【００４６】（実施例４）次に実施例４を図６に基づい
て説明する。この場合、実施例３がコンパレータを使っ
ているのに対し、トランジスタＴｒ２，Ｔｒ３により出
力電圧検出信号ｒを低下させる。ダイオードＤ４の出力
が低下すると、抵抗Ｒ４，Ｒ５の分圧電圧が低下し、ト
ランジスタＴｒ３をオンする。トランジスタＴｒ３がオ
ンするとトランジスタＴｒ２がオンし、出力電圧検出信
号ｒを低下させ、トランス１次側のスイッチングを再開
させる。

【００４７】実施例２〜４は出力が３系統以上の電源に
も適用できる。

【００４８】（実施例５）次に、実施例５を図７に基づ
いて説明する。図６は、図２のＰＷＭ制御手段と、ＣＰ
Ｕ，ＲＯＭ，ＲＡＭおよびこれに付随するディジタル回
路と、ディジタル−アナログ変換器およびこれに付随す
るアナログ回路を、同一チップ上に集積した例の簡単な
ブロック図である。この集積回路により、複写機，プリ
ンタ等の画像形成装置の電源制御、シーケンス制御のほ
とんどを実行することができる。

【００４９】以上説明したように、実施例１〜５によれ
ば、電源出力のＤＣレベルが正確に設定値になるように
電源制御を行うことができ、かつ制御系の応答特性を劣
化させないため、負荷変動が少なく、リップル分も少な
い電源装置を実現できる。また、一定の回路部分を集積
回路とすれば、電源装置の小型化，低価格化が実現でき
る。

【００５０】（実施例６〜１０）しかしながら、以上説
明した実施例１〜５ではＤＣ制御精度は向上するが、Ａ
Ｃ検出信号が平滑した信号であり、これを容量結合で基
本ＤＣ検出信号に重畳しているため、負荷および電源系
の応答特性に制御が追いつかず、リップルが大きくなっ
てしまうおそれがある。つまり、前記実施例１〜５で
は、素子Ｒ３，Ｃ３が基本的には低域フィルタを構成し
ており、負荷の急変に対しての応答は、一般的に良くな
いため、負荷急変時には、大きなリップルが生じる可能
性がある。

【００５１】以下に、前述の実施例１〜５をさらに改良
し、リップルの特性を改善した実施例６〜１０を説明す
る。以下の実施例の出力電圧検出部では、実施例１〜５
と同様に、基本ＤＣ検出信号は、電源出力となるダイオ
ードＤ２出力を分圧して生成する。この信号に、同一巻
線Ｎ２からダイオードＤ３により整流され、素子Ｒ３，
Ｒ４，Ｃ３，Ｃ５のＲＣネットワークによるフィルタを
通った信号をＡＣ検出信号としてコンデンサＣ４を介し
て重畳する。このコンデンサＣ４，抵抗Ｒ１，Ｒ２はこ
の重畳手段を構成している。この構成により、ダイオー
ドＤ２のＶ_F ／Ｉ_F 特性により影響を除去でき、負荷電
流の変動にかかわらず、ｒ．ｍ．ｓ値として電源出力は
設定値通りの値となる。また制御系の応答特性は前記Ａ
Ｃ検出信号により決定される。

【００５２】特に抵抗Ｒ４に並列に挿入されるコンデン
サ即ち微分要素Ｃ５により急峻な変動分はＡＣ検出信号
としてコンデンサＣ４を介して注入される。この結果、
急峻な負荷変動に対しても電源系が応答できるようにな
る。以下実施例６〜１２を詳しく説明する。

【００５３】（実施例６）図９は実施例６である“電源
装置”のブロック図である。同図においてＴ１はコンバ
ータトランスである。コンバータトランスＴ１の１次巻
線Ｎ１の一端には電源電圧Ｖ_CCが供給され、他端はスイ
ッチング素子であるトランジスタＴｒ１のコレクタに接
続される。このトランジスタＴｒ１のエミッタは接地さ
れており、さらにコレクタと接地間にはコンデンサＣ１
とダイオードＤ１が接続されている。ここでコンデンサ
Ｃ１は１次巻線Ｎ１と共振して効果的な電圧変換を行う
ためもので、ダイオードＤ１はトランジスタＴｒ１の保
護のためのものである。

【００５４】トランジスタＴｒ１がスイッチングするこ
とにより２次巻線Ｎ２には巻線比に応じて所望の電圧が
発生する。本実施例では同期検出巻線Ｎ３を設けてい
る。検出用巻線Ｎ３の一端は接地されており、他端は同
期検出（フライバック電圧検出）回路２の入力に接続さ
れている。同期検出回路２の出力はタイミング同期信号
としてアンドゲート８を介してダウンカウンタ３のブリ
ロード端子に供給される。

【００５５】プリロード端子に信号ａ−１が入るとダウ
ンカウンタ３は強制的にアンダフローを生成する構成に
なっており、アンダフロー出力は、フリップフロップ１
１を介してダウンカウンタ３のロード端子に供給され
る。同時にアップダウン制御回路１２に入力される。

【００５６】ダウンカウンタ３はコンバータトランスＴ
１の１次側の共振周波数より十分高い周波数を発生する
不図示の発振回路のクロックＣＬＫにより駆動される。
ダウンカウンタ３のロード信号入力時にデータを設定す
るデータ入力端子には、アップ／ダウンカウンタ６の出
力端が接続されている。アップ／ダウンカウンタ６は、
コンバータトランスＴ１の出力巻線Ｎ２の出力を後述の
方法により電圧検出し、この電圧信号をあらかじめ設定
されたアナログ値Ｗと比較するアナログコンパレータ７
の出力と後述のコンパレータ１０およびフリップフロッ
プ１１の出力からアップダウン信号およびクロックを生
成するアップダウン制御回路１２により制御され、アッ
プカウントまたはダウンカウントされる。ダウンカウン
タ３の出力はコンパレータ４およびコンパレータ９に供
給され、コンパレータ４はダウンカウンタ３の出力値と
設定値Ｘを比較しパルス信号ｅを発生する。駆動回路１
はこのパルス信号ｅによりトランジスタＴｒ１を駆動す
る。

【００５７】コンパレータ９は、ダウンカウンタ３の出
力値と設定値Ｙを比較して同期検出回路２の出力をダウ
ンカウンタ３のプリロード端子に出力するアンドゲート
８をオン，オフする。

【００５８】またコンパレータ１０はダウンタカウンタ
３の出力値と設定値Ｚを比較して、その結果をアップダ
ウン制御回路１２に入力する。即ち、コンパレータ１０
はアップ／ダウンカウンタ６の上限を設定値Ｚと比較し
て規制する。これは極端パルス周期が大きくなると、ト
ランスＴ１が磁気飽和して大電流がトランジスタＴｒ１
に流れ破壊するのを防止する。コンパレータ１０がアク
ティブになるとアップダウン制御回路１２の出力ｄを強
制的にダウンモードにする。

【００５９】さて、２次巻線Ｎ２出力は、ダイオードＤ
２より整流され、さらにコンデンサＣ２により平滑さ
れ、電源出力として外部に出力される。そして、本実施
例において出力電圧検出部は以下のように構成されてい
る。即ち、前記電源出力を抵抗Ｒ１，Ｒ２により分圧し
て基本ＤＣ検出信号としてコンパレータ７に入力してい
る。さらに２次巻線Ｎ２出力は、ダイオードＤ３により
整流され、素子Ｒ３，Ｒ４，Ｃ３，Ｃ５によるフィルタ
（ＲＣネットワーク）を通して検出され、コンデンサＣ
４により前述の抵抗Ｒ１，Ｒ２の分圧点すなわちＤＣ検
出信号の検出点に供給される。この場合、抵抗Ｒ３，Ｒ
４，Ｃ３、微分要素Ｃ５による時定数は、コンデンサＣ
２と負荷による時定数より充分小さくしておくが、コン
デンサＣ４を含め電源としての応答特性，リップル許容
値等から適切な定数を設定する。

【００６０】次に以上の構成における動作を図１０のタ
イミングチャートにより説明する。ＦＢＶで示される波
形はコンバータトランスＴ１に発生するフライバック電
圧を示している。まずｃで表されるダウンカウンタ３の
カウント値が図中Ｘで表す設定値より大きい時コンパレ
ータ４の比較によりトランジスタＴｒ１は駆動回路１の
駆動信号ｅによりオンとなり、それにより１次巻線Ｎ１
には電源電圧Ｖ_CCが印加される。次にダウンカウンタ３
がカウントダウンしてゆき、設定値Ｘより小さくなると
コンパレータ４の出力は反転し、トランジスタＴｒ１は
オフする。これによりコンバータトランスＴ１の１次巻
線Ｎ１とコンデンサＣ１は電圧共振して、コンバータト
ランスＴ１の各巻線には、図示のようなフライバック電
圧ＦＢＶが発生する。このフライバック電圧ＦＢＶを同
期検出回路２により検知し、その立ち下がり時に検出信
号ａを発生し、ダウンカウンタ３にプリロード信号ａ−
１をアンドゲート８を介して入力する。

【００６１】プリロード信号ａ−１によりダウンカウン
タ３は強制的にアンダフローを生成する。なお何らかの
原因によりプリロード信号ａ−１が生成されなくてもダ
ウンカウンタ３は０以下にダウンカウントしようとした
ときにアンダフローを発生する（図１０ので示す）。
アンダフローが生成されるとフリップフロップ１１を介
してダウンカウンタ３にロード信号ｈが入力され、アッ
プ／ダウンカウンタ６の出力値がダウンカウンタ３にロ
ードされ、再びトランジスタＴｒ１はオン状態になり、
以上を１サイクルとして以後同様の動作が繰り返され
る。

【００６２】またコンパレータ９は、ダウンカウンタ３
のカウント数と設定値Ｙを比較して、ダウンカウンタ３
のカウント数がＹ以下になるまでアンドゲート８をオフ
する。これはノイズ等によりタイミング同期パルスａが
所望のタイミング以外で生成されたとしても必要最低限
のオフ期間（ｔ１即ちＸ−Ｙ）を確保するために機能す
る。これによりフライバック電圧ＦＢＶが０Ｖにならな
い前に、スイッチングトランジスタＴｒ１がオンになる
のを防ぎ、スイッチングトランジスタＴｒ１の破壊を防
止する（図中で示すのが所望のタイミング以外のタイ
ミング同期信号）。

【００６３】一方、アップダウン制御には、コンパレー
タ１０の出力と、フリップフロップ１１のロード信号か
らアップダウンの信号とクロック生成し、アップダウン
カウンタ６へ出力する。これは一般にロード信号に同期
した適当なタイミングでアップモードまたはダウンモー
ドへの切り換えを行わないと、変化途中の不定なデータ
がダウンカウンタ３へロードされる可能性があるためで
ある。図ではロード信号の立ち上がりでアップ・ダウン
の切り換えを行い立ち下がりでアップ／ダウンカウンタ
６を駆動している。ダウンカウンタ３の値が大きくなる
とトランスＴ１のオン時間が長くなり出力電圧は上昇
し、また小さくなると出力電圧は下降する。それ故、例
えばアップ／ダウンカウンタ６のカウント値は順次カウ
ントアップされてゆき、出力電圧Ｖ_out が所定の値即ち
アナログコンパレータ７の設定値Ｗになると、アナログ
コンパレータ７の出力は反転しカウントダウンされ、こ
のようにしてカウントアップ、カウントダウンを繰り返
すようになり、出力電圧Ｖ_out は設定値に制御される。
なお、ダウンカウンタ３のかわりにアップカウンタを用
いることができ、その場合オーバフロー出力によりアッ
プ／ダウンカウンタ６の出力値をロードすることにな
る。

【００６４】（実施例７）本発明が適用されるのは、主
として前述のように多出力のトランスに対してである。
この場合、補助電源系の制御は、２次側出力にチョッパ
式スイッチングレギュレータかシリーズレギュレータを
配して行っている。しかしながら、主電源系の負荷が急
に軽くなった場合等では、１次側のスイッチングがほと
んど停止し補助電源系への電力供給が必要以上に低下す
ることがある。そこで実施例７では図１１に示す通りに
出力電圧検出部を構成する。他は図９と同一である。す
なわち補助電源系の電圧を分圧抵抗Ｒ５，Ｒ６により検
出し、しきい値すなわち所要値より低下すいるとダイオ
ードＤ５がオンし出力電圧検出信号ｒを低下させ、トラ
ンスＴ１の１次側のスイッチングを再開させる。本実施
例では補助電源系の安定化を３端子レギュレータＱ１で
行う。この場合、３端子レギュレータＱ１の出力保障電
圧およびダイオードＤ５の電圧降下Ｖ_F分および抵抗Ｒ
１，Ｒ２の分割電圧レベルを考慮して抵抗Ｒ５，Ｒ６の
定数を設定する必要がある。

【００６５】（実施例８）図１２に実施例８の出力電圧
検出部を示す。他は図９と同一である。本実施例は、実
施例７が３端子レギュレータＱ１の出力保障電圧、抵抗
Ｒ１，Ｒ２の分圧電圧レベル、ダイオードＤ５のＶ_F
分、抵抗Ｒ５，Ｒ６の分圧電圧レベルが複雑に絡み定数
設定がむずかしく、場合によっては抵抗Ｒ５，Ｒ６の定
数に最適値が無い場合に実施される。すなわち、コンパ
レータＱ２は、ツェナーダイオードＺＤ１により生成さ
れるしきい値即ち所要値より抵抗Ｒ５，Ｒ６の分圧電圧
レベルが低下するとオンし、出力電圧検出信号ｒを強制
的にローレベルに低下させる。ダイオードＤ４出力が充
分に出ているときはコンパレータＱ２はオフしている。

【００６６】（実施例９）図１３に実施例９の出力電圧
検出部を示す。この場合実施例８がコンパレータＱ２を
使っているのに対し、トランジスタＴｒ２，Ｔｒ３によ
り出力電圧検出信号ｒを低下させる。巻線Ｎ４のＤＣの
出力が低下すると、抵抗Ｒ５，Ｒ６の分圧信号が低下
し、トランジスタＴｒ２をオンする。トランジスタＴｒ
２がオンするとトランジスタＴｒ３をオンし出力電圧検
出信号ｒを低下させ、トランスＴ１の１次側スイッチン
グを再開させる。なお、実施例７〜９は、出力が３個以
上の電源にも適用できる。

【００６７】（実施例１０）図１４は実施例１０の要部
ブロック図である。図９のブロックＡおよびＣＰＵコ
ア，ＲＯＭ，ＲＡＭ等のディジタル回路，Ｄ−Ａコンバ
ータ等のアナログ回路を１チップＣＵＰ上に集積した例
の簡単なブロック図である。本チップで複写機，プリン
タの電源制御，シーケンス制御のほとんど行える。

【００６８】チップＣＨＰのブロックＡからの信号でコ
ンバータトランスＴ１の駆動回路１を駆動する。コンバ
ータトランスＴ１の出力は高精度の電圧を必要とする２
４Ｖ電源、１次帯電器ＰＣＨ用のＶ_P 電源、転写帯電器
用ＴＣＨのＶｔ電源に用いられる。他の分離用電源，現
像用電源等に用いても勿論構わない。そして、出力電圧
検出部は高精度の定電圧を必要とする２４Ｖ電源部に設
けられる。

【００６９】１次帯電器ＰＣＨはドラムＤＲを一様に帯
電し、その後イメージ露光，現像を行った後、転写帯電
器ＴＣＨにより記録紙上に現像が転写される。

【００７０】一方、ＣＰＵコアは、ＲＯＭ内に記憶され
たプログラムおよびＲＡＭ内のデータに従ってブロック
Ａの制御用データＸ，Ｙ，ＺおよびＷの値を出力すると
共に、複写機の各部のシーケンス制御信号ＳＣを各外部
回路に出力しタイミング制御を行う。

【００７１】以上説明したように、実施例６〜１０によ
れば、コンバータトランスの２次巻線出力を整流・平滑
した信号に、同２次巻線出力を整流し微分要素を含むフ
ィルタで取り出した信号を容量結合して検出信号として
いるので、出力のＤＣレベルが正確に設定値に制御さ
れ、かつ制御系の応答特性がよい。よって出力変動が少
なく、リップル分が少なく、負荷の急変に対し安定に応
答する電源装置が得られる。

【００７２】さらに、第２の２次巻線の出力整流・平滑
した電圧のレベルが所要値以下になったとき、検出信号
のレベルを低下させた場合は、第２の２次巻線の出力を
整流・平滑した電圧が極端に低下しないようにできる。
よって第２の２次巻線に接続された３端子レギュレータ
の出力保障電圧等が確保できる。また、アップ／ダウン
カウンタのカウントアップ，ダウンを制限することによ
りノイズによる誤動作が防止でき、トランスの磁気飽和
防止できる。さらにシーケンス制御ＣＰＵと電源制御回
路を１つのチップに集積することにより電源制御，シー
ケンス制御等の制御回路を小型化できる。

【００７３】なお、各実施例においては、２系統の出力
電圧を容量結合により重畳しているが、オペアンプを用
いて加算回路で重畳してもよい。またディジタル信号に
直して加算重畳してもよく、この際、コンパレータ７と
してはディジタルコンパレータを用いることになる。

【００７４】

【発明の効果】以上説明したように、本発明によれば、
出力電圧が正確に設定値になるように制御でき、かつ応
答性のよい電源装置が提供できる。請求項２，請求項６
の発明では、更に、特定の２次巻線の整流・平滑出力が
所要値以下にならないよう制御できるので３端子レギュ
レータの出力保障電圧等が確保でき、また請求項４，請
求項８の発明では、装置を小型化できる。

【図面の簡単な説明】

【図１】 実施例１のブロック図

【図２】 実施例１のＰＷＭ制御手段のブロック図

【図３】 実施例１の動作タイミング図

【図４】 実施例２の出力電圧検出部の回路図

【図５】 実施例３の出力電圧検出部の回路図

【図６】 実施例４の出力電圧検出部の回路図

【図７】 実施例５の要部のブロック図

【図８】 従来例の出力電圧検出部の回路図

【図９】 実施例６のブロック図

【図１０】 実施例６の動作タイミングチャート

【図１１】 実施例７の出力電圧検出部の回路図

【図１２】 実施例８の出力電圧検出部の回路図

【図１３】 実施例９の出力電圧検出部の回路図

【図１４】 実施例１０の出力電圧検出部の回路図

【符号の説明】

Ｃ２，Ｃ３，Ｃ４ コンデンサ Ｄ２，Ｄ３ ダイオード Ｎ２ ２次巻線 Ｔ１ コンバータトランス Ｒ１，Ｒ２ 抵抗

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体スイッチング素子を用いてトラン
   スの１次巻線への直流の印加をオン／オフすることによ
   り前記トランスの２次巻線から交流を出力させ、この交
   流を整流平滑して負荷に供給するスイッチング電源装置
   において、 前記トランスの所定の２次巻線に接続される第１の整流
   ・平滑手段であって、前記負荷に供給されるべき直流を
   発生する第１の整流・平滑手段と、 前記所定の２次巻線に接続される第２の整流・平滑手段
   であって、前記第１の整流・平滑手段と前記負荷によっ
   て構成される回路の時定数より小さい時定数を有する第
   ２の整流・平滑手段と、 前記第２の整流・平滑手段の出力と前記第１の整流・平
   滑手段の出力とを重畳する重畳手段と、 前記重畳手段からの出力に基づいて前記半導体スイッチ
   ング素子をオン／オフ制御する制御部と、 を備えたことを特徴とするスイッチング電源装置。
2. 【請求項２】 前記第２の整流・平滑手段は、微分回路
   を有するフィルタ手段を含むことを特徴とする請求項１
   に記載のスイッチング電源装置。
3. 【請求項３】 前記重畳手段は、容量結合により前記第
   ２の整流・平滑手段の出力と前記第１の整流・平滑手段
   の出力とを重畳することを特徴とする請求項１又は請求
   項２に記載のスイッチング電源装置。
4. 【請求項４】 前記トランスは前記所定の２次巻線とは
   異なる第２の２次巻線を有するとともに、 当該スイッチング電源装置は、さらに前記トランスの第
   ２の２次巻線に接続された第３の整流・平滑手段と、 前記第３の整流・平滑手段の出力電圧を検出する検出手
   段と、 前記検出手段により検出された値が所要値以下になった
   とき、前記重畳手段の出力を低下させる重畳出力低下手
   段と、 を備えたことを特徴とする請求項１ないし請求項３のい
   ずれかに記載のスイッチング 電源装置。
5. 【請求項５】 前記重畳出力低下検知手段は、演算回路
   を含んで構成される ことを特徴とする請求項４に記載の
   スイッチング電源装置。
6. 【請求項６】 前記制御部は、前記重畳手段の出力を 基準値と比較するコンパレータ
   と、前記 コンパレータの出力に基づいてカウントアップ又は
   カウントダウンするアップ／ダウンカウンタと、前記 トランスの所定巻線の出力波形から同期信号を生成
   する同期回路と、 前記同期信号および自身のアンダフローまたはオーバフ
   ローにより前記アップ／ダウンカウンタの出力値をロー
   ドするカウンタと、前記 カウンタの出力値と所定のディジタル値Ｘを比較す
   る第１のディジタルコンパレータと、 前記カウンタの出力と所定のディジタル値Ｙを比較しそ
   の比較出力により前記同期信号による前記カウンタのロ
   ード動作を禁止または許可する第２のディジタルコンパ
   レータと、 前記アップ／ダウンカウンタの出力値と所定のディジタ
   ル値Ｚを比較しその比較出力により前記アップ／ダウン
   カウンタのカウントアップ動作を禁止または許可する第
   ３のディジタルコンパレータとを備え、 前記第１のディジタルコンパレータの出力により前記ス
   イッチング素子をオン／オフさせる ことを特徴とする請
   求項１ないし請求項５のいずれかに記載のスイッチング
   電源装置。
7. 【請求項７】 前記制御部は、同一チップに集積された
   集積回路によって構成されることを特徴とする請求項６
   記載のスイッチング電源装置。