JPH01306868A - 画像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複写機、プリンタ等の画像形成装置に関するも
のである。

〔従来の技術〕

従来、複写機、プリンタ等の画像形成装置においては、
低圧・露光・帯′重用電源のオン・オフを制御するシー
ケンスコントローラは、モータ。

ソレノイド等の負荷や低圧・露光・帯′１′ご用電源回
路とは仝〈別のホードに設けられていた。

又、回路を簡素化するため、低圧・露光・帯電用電諒の
安定化の１ｂｌｌ　？Ｑｌをシーケンスコントローラ制
御用のマイクロコンピュータのブロクラムによって行う
方式も提案されている。

しかしながら、この電源の制御をマイクロコンピュータ
のブロクラムで行う方式は、つぎのような問題かあって
実現されていない。

ａ、高速・高機能のマイクロコンピュータが必要となる
。即ち、検知された電源出力をＡ−Ｄ変換してマイクロ
コンピュータに人力し、ブロクラムにより演算を行って
制御信号を発生するので、所要の応答速度、精度をｆｆ
７るのに高速処理のマイクロコンピュータと高速・高精
度のＡ−Ｄ変換回路が必要となり、チップ面積が大きく
なりコストがかかる。

又、プログラムも繁雑になる。

ｂ、Ｄ−Ａ出力の数たけＤ−Ａ変換回路を必要としチッ
プ面積か大きくなりコストがかかる。

Ｃ，マイクロコンピュータの周辺回路即ちトライバ回路
、レベル変換回路等のアナログ回路がディスクリート回
路で残りそれ程小型化、簡素化にならない。

（発明か解決しようとする課題〕 上述の如く、従来の装置品は、シーケンスコントローラ
か各種′電源や負荷とは別のボードに設けられていて装
置を小型軽量化できないという問題があり、一方、電源
の制御をマイクロコンピュータのプログラムで行う方式
は、高価な部品が必要となり、チップ面積が大きくなる
のでコストかががるという問題かある。

本発明は、このような問題に鑑みてなされたものであっ
て、小型軽量、ローコストの画像形成装置を提供するこ
とを目的とするものである。

（課題を解決するための手段） 上述の目的を達成するため、本発明では、マイクロコン
ピュータ及びその周辺のメモリ。

カウンタ等のデジタル回路及びオペアンプ。

パルス幅変調回路、アナログマルチプレクサ等のアナロ
グ回路並びにＡ−Ｄ変換回路及びＤ−Ａ変換回路を同一
チップに集積したＩＣを備える画像形成装置について、
該Ａ−Ｄ変換回路を、単：ＪＪ増加、単調減少の波形発
生手段と、該波形発生手段の出力とアナログ入力とを比
較しそれらか同一振幅になると出力を出す比較手段とを
イｆし、該波形発生手段のスタートから該比較手段の出
力を得るまでの時間中クロックパルスを該マイクロコン
ピュータで計数してこの計数値をＡ−Ｄ変換値とするも
のとし、該Ｄ−Ａ変換回路を、単調増加、単調減少の波
形発生手段と、該波形発生手段の出力を取出すアナログ
スイッチ手段とを打し、該波形発生手段のスタートから
該アナログスイッチ手段のオンまでの時間を、クロック
パルスを該マイクロコンピュータで計数して制御し、該
アナログスイッチの出力をＤ−Ａ変換値とするものであ
る。

（作用〕 この構成により、画像形成装置か小型軽量化し、チップ
面積が小さくなる。

〔実施例〕

以下、本発明を実施例により説明する。

第１図は本発明の第１実施例の構成図である。

図において、１点鎖線の内側か１チツプ化されたＩＣ即
ち集積回路である。低消費電力の目的でＣＭＯＳプロセ
スで形成される。

ＱｌはＣＰＵコアであり、メモリ、内部バス等を含む。

Ｑ２〜Ｑ１゜はオペアンプもしくはコンパレータ、Ｑ目
はバッファ、Ｑｌ２．Ｑｌ３はアナログマルチプレクサ
回路、Ｑｌ４〜Ｑ　ｌｆｌはパルス幅変１週回路（ＰＷ
Ｍ）、Ｑｌ７はアナログスイッチ、Ｑｌｌ’ｌはタイマ
カウンタ、ＱＩＱはＬＣＤ　）；ライバ、Ｑ２０は外部
機器との通信の制御回路、Ｑ２□は電源没入時のＣＰＵ
のリセット回路、Ｑ２□はＣＰＵのプログラム暴走を検
知するウォッチ・ドック・タイマ回路、Ｑ２３は定電圧
回路である。

コンパレータＱ２は、チップ外に設けれられたトランジ
スタＴｒｙ、　Ｔｒ６１素子Ｌｌ　、ＣＩＯと共に本チ
ップへの供給電源（＋５Ｖ）の自励式のスイッチングレ
ギュレータを構成する。ｉ２図に示すスイッチング′１
゛「源回路のコンバータトランスＴ２１の５ｖ供絵巻線
の整流平滑出力かトランジスタＴｒｌ、のエミッタに加
えられ、る。該出力の一部は、抵抗Ｒ４を介して、チッ
プ内の定電圧回路Ｑ２３に加えられる。該定電圧回路Ｑ
２３は定電流駆動されたＣＭＯＳトランジスタのゲート
・ソースをシリーズ接続して得られる。定電圧回路Ｑｔ
３で得られた基準電圧と、素子し、とＣ３゜の接続点に
得られる５■出力をコンパレータＱ２で比較して、トラ
ンジスタＴｒ６の通電比率を変えることにより５■出力
は安定化される。該出力は、ＣＰＵコアＱ１の電源を含
めたチップ内のバイアス電源としてチップに供給される
。

リセット回路Ｑ　２１は、該５Ｖ電源の立上りタイミン
グを検出してＣＰＵコアＱ＋　にリセットパルスを与え
る。ウォッチ・ドック・タイマＱ２２は、プログラミン
グによって発生する繰りｊメし信号の異常を検知して、
リセット回路Ｑ２１にリセットパルスを送る。

オペアンプＱ３では、モータやソレノイド等の即動デバ
イスや露光・現像・帯電等の電源に供給される２４Ｖ電
源の安定化１ＩｉＩＪ御の為の誤差増幅器として用いら
れる。前述のスイッチング電源回路のコンバータトラン
スＴ２１の２４Ｖ川巻線の整流平滑出力を前述の定電圧
回路Ｑ２３の出力と比較１ノて、フォトカプラＰＣＩの
フォトタイオートの電流を制御する。

第２図のスイッチング電源回路に於て、１０３のレギュ
レータ回路は、ＣＰＩで光変換された出力を受けて、内
部のパルス幅変調回路（ＰＷＭ）でパルス幅制御してコ
ンバータトランスＴ２１の１次側のスイッチング用Ｆ　
Ｅ　Ｔ−７１ｔｏｒの通電比率を変えて２４Ｖ出力を安
定化する。２４Ｖを給電させるデバイスの高範囲の負荷
変動を考慮してトランスＴ２１の５■巻線は、常時６〜
７ｖ以」−の電圧か確保されるように巻数比を設定する
。

前述した如く５■入力は、第１図の自励式スイッチング
レギュレータて安定化されるので変換効率を低下させる
事なく人力及び負荷変動に対して安定化される。

入力ボートには、図示した如く種々のセンサか接続され
る。ＣＰＵ−Ｑ＋はセンサの出力を検出して予めＣＰｔ
Ｊのフ”ログラムメモリにＪ己土化された手順に従って
出力ボートに接続されたモータ。

ソレノイド等をオンオフ制御する。センサの出力に異常
があれば、前述のオペアンプＱ３の入力端子に接続され
たＦＥＴ−Ｔ、＋を、オンさせて、２４ｖ電源を０■に
してモータ、ソレノイドや露光・帯電電源を、いっせい
に遮断する。また、定着ヒータや露光ランプの異常昇温
や動作の異常をＣＰＬＩ−Ｑ、が検知すると、トランジ
スタＴ、３．Ｔ、、を導通させて、外部コンデンサＣ９
を充電してライン電源遮断後も所定時間以上、異常検知
モードを保持できるようにしている。

コンパレータＱ４．オペアンプＱ、、ＦＥＴ・Ｔｒ４は
ＣＰＵ−Ｑｌのプロゲラミンクｉｌ＋（Ｉ御下でＡ−Ｄ
変換回路を形成する。オペアンプＱ５は外部接続のコン
デンサＣ３によって積分回路を構成し、単調増加、単調
減少の波形を発生する。

ＣＰＵ−Ｑ＋　よりのスタート信号によってＦＥＴ−Ｔ
ｒ４か遮断すると、オペアンプＱ５の出力にランプパル
ス、即ち単調増加、単調減少の波形がスタートする。詠
出力はコンパレータＱ４によってアナログマルチプレク
サＱ　＋２で選択されたアナログ人力、即ちアナログ信
号と比較されて詠出力とアナログ４３号の振幅か一致し
たときストップパルスを発生させる。ＣＰＵ・Ｑｌはス
タートパルスを発生させてからストップパルスを受は取
る迄の時間、クロックパルスをデジタル信−づとして計
数し、この計数値をＡ−Ｄ変換値とする。

第１実施例では、濃度調整用ポリウムＶＲＩの設定電圧
１図示されてない定着ローラのτ開度検出用サーミスタ
の電圧、蛍光灯の光ｈ１検知用のフォトダイオードの検
知出力かアナログマルチプレクサＱ、□で選択されアナ
ログ信号として検出される。

いうまでもなく、マルチプレクサの切換は内部パスライ
ンを介してＣＰＵ−Ｑｌて制御される。

オペアンプＱ６は前述の蛍光灯光量検知用フォトダイオ
ードの出力検出用に用いられる。このようにして、アナ
ログ信月からデジタル信号への変換か行われる。

オペアンプＱｓ、アナログスイッチＱ１７゜ＦＥＴ−Ｔ
、４．マルチプレクサＱ１３．コンデンサＣ：ｌ　、Ｃ
４、ＣｓはＣＰＵのプログラミング制御下でＤ−Ａ変換
回路を形成する。ＣＰＬＩの指示により、マルチプレク
サＱ１３の出力を選択する。

次にオペアンプＱ５は外部接続のコンデンサＣ。

によって積分回路を構成し、ＣＰＵよりのスタートイ菖
号によって、ＦＥＴ−Ｔ、４か遮断するとオペアンプＱ
５の出力にランプパルスがスタートする。ＣＰＵはスタ
ートパルスを発生させてからＤ−Ａス］・ローブパルス
を発生させるまでの時間、クロックパルスをデジタル信
号として計数する。オペアンプＱ５の出力はＣＰＵより
のＤ−ＡストローブパルスによってアナログスイッチＱ
　＋７をオンし、マルチプレクサＱ＋３に伝達される。

伝遠さねた信号即ちアナログ信号３は、Ｄ−Ａ変換値と
して、マルチプレクサＱ＋３で選択された出力のコンデ
ンサＣ３又はＣ１，又はＣ５に保持される。コンデンサ
に信月を保持した後、ＣＰＵによりアナログスイッチＱ
ｌ？をオフする。このようにし′Ｃデジタル信号をアナ
ログ信号に変換する。

第１図の実施例では、該Ｄ−Ａ変換回路は、帯電用高圧
の出力の切換え、現像用直流バイアス出力の切換え、蛍
光灯の光量の切換えに用いられ。

る。パルス幅変調回路（ＰＷＭ）Ｑ＋４は、該Ｄ−Ａ出
力に応じてパルス幅ｉ１＋制御して蛍光灯の通電比率を
変える。オペアンプＱ、、Ｑ８は、それぞれ人力に加え
られたＤ−Ａ出力と、それそわの逆極性入力端子に加え
られた帯′准用出力の負荷電流、現像用直流バイアス出
力の検出電圧とを比較して、パルス幅変調回路（ＰＷＭ
）Ｑ１５．ＱｌＧに加え、それぞれのコンバータＩ・ラ
ンスの通電時間を制御する。

ＱＩＡのタイマーカウンタは、現像バイアス川交流信号
を発生させる。周波数の設定及びオン・オフｌｉ制御は
ＣＰＵによって制御する。Ｑ　＋９はＬＣＤドライバで
外部に接続されるＬＣＤ表示器を制御する。Ｑ２０のシ
リアルＩ１０は、外部機器例えば工場や山場での調整、
検査を行う為のチエッカ−やＡＤＦ、ＤＦ、枚数カウン
タ等のアプリケーション機器との通信を行うものである
。

（他の実施例） 上述の第１実施例では、単調増加、単調減少の波形発生
手段どして、オペアンプＱｓ、コンデンサＣ１による積
分回路を用いている。

これに対し、第３図に示す第２実施例では、抵抗分圧器
、アナログスイッチ、カウンタを用いている。

図中、カウンタは３とットハイナリカウンタであり、Ｓ
ＯＯ〜Ｓ２７はアナログスイッチである。

７個の抵抗Ｒと抵抗Ｒ，，Ｒ，からなる抵抗分圧器で基
準の電位を作る。７個の抵抗Ｒによる分圧値は等電位差
で、こわらをアナログスイッチで順次取り出していくこ
とにより単調増加の階段波形を得ることができる。カウ
ンタ値ＯＯＯのときはアナログスイッチＳ２０．Ｓｌ。

＋ＳＯＯがオンで最下位電位か得られる。カウンタ値が
００１のときアナログスイッチＳ２１＋　　Ｓ　ｌｌ＋
　　Ｓ　０１かオンとなり２番目の電位か得られる。同
様にして、カウンタ値を上げていくと得られる電位が４
−がっていき、カウンタ１直か１１１のときアナログス
イッチＳ　２７＋　３１３＋　Ｓ　Ｏｌかオンし、最下
位電位か得られる。

例として３ヒツトバイナリカウンタを用いたかｎビット
のカウンタてよい。又Ｄ−Ａの設定値はバイナリカウン
タ値と同し値の時にＱ１７のアナログスイッチ（第１図
参照）をオンし、Ｄ−Ａ設定値を得る。上記手法はコン
デンサによる積分時間の変動を受けず、ＣＰＬＩにより
Ｄ−Ａとサンプルホールドを同期することができ、カウ
ントするクロックの時間の影響を受けない。

又、前記カウンタは勿論ダウンカウンタてもよい。

第４図に第３実施例の要部を示す。

図中、Ｑ　＋ｏ＋はオペアンプである。５ＩＱＩ。

Ｓ、。２　ｒ　Ｓ　１０３はアナログスイッチで、前記
マイクロコンヒ゛ユータで１ｂ月御される。

まず、アナログスイッチＳ　１０１をオン、アナログス
イッチＳ　１０２　、Ｓ　１ｏｆｆｉをオフにし、コン
デンサＣ１０１の電荷を放電すると、オペアンプＱ、。

。 の出力はＶ、。２となる。次にアナログスイッチＳ　ｌ
ｏｔをオフ（へアナログスイッチ５１０３をオンし、コ
ンデンサＣｌＯ２の両端にＶ　ｌｏｔ　−Ｖ　１０２の
電位差分の電荷Ｑ０を充電する。次にアナログスイッチ
５１０３をオフし、アナログスイッチ３１０２をオンす
る。この時コンデンサＣｌＯ２の電荷Ｑ。

はコンデンサＣ０゜１に転送される。再びアナログスイ
ッチＳ、。２をオフし、アナログスイッチ５ＩＯ１ｌを
オンし、コンデンサＣｌＯ２に１回目と同し量の電荷Ｑ
。を充′准する。

次にアナログスイッチＳ１゜３をオフし、アナログスイ
ッチ５１０２をオンし、コンデンサＣｌＯ２の電荷をコ
ンデンサＣｌ０Ｉ　に転送する。すなわち５１０２と５
１０３のスイッチを交互に繰り返した数をｎとすると、
コンデンサＣｌ０−にｎ　Ｘ　Ｑ　ｏの電荷か蓄積され
る。すなわち電荷＝容量×電圧によりコンデンサＣ１０
１の電圧はｎに比例し、単Ａｇ少の電位波形を得ること
ができる。Ｖ　１０１の電位と■、。２の電位の取り出
し点を逆にすれば、単調増加の電位波形を得ることも可
能である。

このようにして、単調減少、単５１１増加の波形を得る
ことかできる。

第１図と、第５図のフローチャー１・を用いて第４実施
例を説明する。

オペアンプＱ！１．アナログスイッチＱ１７１ＦＥＴ−
Ｔ、、、マルチプレクサＱ　＋３はＣＰＵ制御下でＤ−
Ａ変換回路を形成する。又、オペアンプＱｓ、コンパレ
ータＱ４．ＦＥＴ　−Ｔ、、、、マルチプレクサＱ１□
はＣＰＵ制御下でＡ−Ｄ変換回路を形成する。

第５図において、ステップＳ１はＦＥＴ−Ｔ、、。

をオンにし、コンデンサＣ１を放電し、積分回路をリセ
ット状態にしておく。スデ・・・ブＳ２はＡ−Ｄ変換値
としてＡＤＩ、ＡＣ３，ＡＣ３の値を最大値にしておく
。ステップＳ３はＦＥＴ・Ｔ　ｒ＝ｉをオフし、積分器
をスタートさせる。ステップＳ４はＣＰＵによりカウン
トをスタートする。ステップＳ５はカウンタ値と出力す
べきＤ−ＡデータＤＡＩと比較し、一致したら５スデッ
プＳ６−＼、さもなければステップＳ７へ進む。ステッ
プＳ６ではマルチプレクサＱ１３をＤＡＩに選択１）、
アナログスイッチＱ１７をオン。

オフし、積分波形のデータを例えばコンデンサＣ３ヘサ
ンプルホールドし、ステップＳ７へ進む。ステップＳ７
はカウンタ値と出力すべきＤ−ＡデータＤＡ２と比較し
、一致したら、ステップＳ８へ、さもなければステップ
Ｓ９へ進む。ステップＳ８ではマルチプレクサＱ！３を
ＤＡ２に選択し、アナログスイッチＱ＋７をオン。

オフし、第１１分波形のデータを例えばコンデンサＣ４
ヘサンプルホールトし、ステップＳ９へ進む。ステップ
Ｓ９はカウンタ値と出力すべきＤ−ＡデータＤＡ３と比
較し、一致したら、ステップＳ１０へ、さもなければス
テップＳｌｌへ進む。ステップＳＩＯではマルチプレク
サＱ１１をＤＡ３に選択し、アナログスイッチＱ１７を
オン、オフし、積分波形のデータを例えばコンデンサＣ
５ヘサンプルホールドし、ステップＳ１１へ進む。ステ
ップＳｌｌではマルチプレクサＱ　＋２をＡＤＩ入力例
えばＶＲＩの入力にＪ巽釈し、ステップＳ１２へ進む。

ステップ３１２ではコンパレータＱ４の出力か有るかＣ
ＰＵで検出し、打ればステップＳ１３へ、無けわばステ
ップＳ１４へ進む。ステップＳ１３てはカウンタの値と
ＡＤＩの値を比較し、小さい方の値をＡＤＩにセットし
、ステップ３１４へ進む。ステップＳ１４ではマルチプ
レクサＱ１□をＡＤ２人力例えば定着サーミスタの入力
に選択し、ステップＳ１５へ進む。ステップＳ１５はコ
ンパレータＱ４．の出力か有るかＣＰＵで検出し、＋Ｔ
わばステップＳ１６へ、無ければステップ５１７へ進む
。ステップＳ１６ではカウンタの値とＡＣ３の値を比較
し、小さい方の値をＡＣ３にセットし、ステップＳ１７
へ進む。ステップＳ１７ではマルチプレクサＱ１゜をＡ
Ｄ３人力例えばＣ６の出力を選択し、ステップＳ１８へ
進む。ステップＳ１８ではコンパレータＱＩの出力が有
るかＣＰＵで検出し、有わばステップＳ１９へ、無けれ
ばステップＳ２０へ進む。ステップＳ１９てはカウンタ
の値とＡＣ３の値を比較し、小さい方の値をＡＣ３にセ
ットし、ステップＳ２０へ進む。

ステップＳ２０ではカウンタ値Ｎをインクリメントする
。ステップＳ２１ては、カウンタ値Ｎが最大ならばＡ−
Ｄ、Ｄ−ＡエンドへさもなければステップＳ５へ戻る。

すなわちカウンタ値が最大になるまでステップＳ５から
ステップＳ２１までを繰り遅し、ＤＡｌ、ＤＡ２．ＤＡ
、３のデータをＣ３，Ｃ４，Ｃ５にサンプルホールドす
るとともに、ＶＲＩの人力値、定着サーシスタの入力値
。

オペアンプＱ６の出力値をＡＤｌ、ＡＣ２゜ＡＣ３にセ
ットする。

以上のように１回の積分期間に、多出力のＤ−Ａ変換、
多入力のＡ−Ｄ変換を実行することかできる。又Ａ−Ｄ
、Ｄ−Ａスタートから、Ａ−Ｄ。

Ｄ−Ａエンドまでのステップを所定時間ごとに実行する
ことにより、コンデンサＣ３，Ｃ４，Ｃ５に保持された
Ｄ−Ａデータをリフレッシュすると共に、ＶＲｌ、定石
サーシスタ、オペアンプＱ６の出力値の各Ａ−Ｄ変換値
を更新することができる。図示していないかＤＡＩ、Ｄ
Ａ２．ＤＡ３のデータはＣＰＵにより必要に応して切換
え、データを更新することがてきる。

（発明の効果） 上述の如く、本発明では、大面積を要するＡ−Ｄ、Ｄ−
Ａ変換回路がオペアンプ、カウンタ等で構成でき、チッ
プ面積が小さくできるので、装置の製造コストが低減で
きる。

又、単調増加、単調減少の波形を利用しているので、分
解能を上げてもセットするデータの大小関係か反転する
ことがない。

又、装置の主要な制御回路を同一チップに集オ！１して
いるので装置が小型：ｌｌｌ　ｉ化し、チップはＣＭＯ
Ｓで形成できるので装置か低７１り費′１π力。

ローコスト、高信頼性にできる。

更に、アナログ信号ラインの多くかＣＰＵと同一チップ
内に配線されていて外部回路へのホンディングパッドの
数を少なくできるので、チップの小型化、ローコスト化
ができ、外部ノイズに対して強くできる。

【図面の簡単な説明】

第１図は第１実施例の構成図、第２図は第１実施例のＩ
Ｃに接続されるスイッチング電源の回路Ｉ２１、第３図
は第２実施例の要部の回路図、第４図は第３実施例の要
部の回路図、第５図は第４実施例の要部の動作を示すフ
ローチャートである。 図中、Ｑｌはｃｐｕコア、Ｑ２〜Ｑ＋ｏはオペアンプ、
Ｑ　ｚ〜Ｑ　＋ａはパルス幅変調回路、Ｑ　＋　２１Ｑ
１３はアナロクマルチブレクサである。

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータ及びその周辺のメモリ、カウンタ
   等のデジタル回路及びオペアンプ、パルス幅変調回路、
   アナログマルチプレクサ等のアナログ回路並びにＡ−Ｄ
   変換回路及びＤ−Ａ変換回路を同一チップに集積したＩ
   Ｃを備える画像形成装置であって、該Ａ−Ｄ変換回路は
   、単調増加、単調減少の波形発生手段と、該波形発生手
   段の出力とアナログ入力とを比較しそれらが同一振幅に
   なると出力を出す比較手段とを有し、該波形発生手段の
   スタートから該比較手段の出力を得るまでの時間中クロ
   ックパルスを該マイクロコンピュータで計数してこの計
   数値をＡ−Ｄ変換値とするものであり、該Ｄ−Ａ変換回
   路は、単調増加、単調減少の波形発生手段と、該波形発
   生手段の出力を取出すアナログスイッチ手段とを有し、
   該波形発生手段のスタートから該アナログスイッチ手段
   のオンまでの時間を、クロックパルスを該マイクロコン
   ピュータで計数して制御し、該アナログスイッチの出力
   をＤ−Ａ変換値とするものであることを特徴とする画像
   形成装置。