JPH01271766A - 面像形成プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機、プリンタ等の画像形成装置で用いる
画像形成プロセッサに関するものである。

〔従来の技１１ｐｊ　） 従来、゛複写機、プリンタ等の画像形成装置においては
、その制御装置は、モータ、ソレノイド等の負荷、低電
圧・露光・帯電用各種電源の制御を行うシーケンスコン
トローラ回路、該低電圧・露光・帯電用各種電源の回路
が全く別の基板に形成されていた。

また、回路を簡素化するため、電源の安定化制御をシー
ケンスコントロール制御用のマイクロコンピュータのプ
ログラムにより行う方式が提案されいた。

〔発明が解決しようとする課題〕

上述のように、従来の画像形成装置の制御回路は各部が
別の基板に形成されていたので、装置の小型、軽量化が
困難てあった。

また、電源の安定化をマイクロコンピュータのプログラ
ムで行う方式は、電源の出力を検知し、その１１　Ａ　
／　Ｄ変換し、マイクロコンピュータに人力し、プログ
ラム制御の結果をＰＷＭ制御する為、高速応答、高精度
の出力を得る為には、高速処理のマイクロコンビ；Ｌ−
夕及び高精度のＡ／Ｄコンバータが必要となり、コスト
面及びプロクラムの繁雑さの問題が生しることと、マイ
クロコンピュータの周辺回路即ち、ドライバー回路、レ
ベル変換回路等のアナログ回路が、ディスクリート回路
で残り、それ程小型化、簡素化にならないという問題が
あり、利点があるにもかかわらず、実用化には至ってい
ない。

本発明は、これらの問題に鑑みなされたもので、画像形
成装置を小型、ローコスト化できる画像形成プロセッサ
を提供することを目的とするものである。

〔課題を解決するための手段〕

上記目的を達成するため、本発明では画像形成プロセッ
サをつぎのように構成する。

マイクロコンピュータとその周辺のメモリ、カウンタ等
のデジタル回路と、オペアンプ、コンパレータ、ＰＷＭ
回路等のアナログ回路とをＣ−ＭＯＳプロセス構造で構
成し、１チップに集積するようにする。

（作用〕 この構成により、画像形成装置の制御部は、小型化、低
消費電力化する。

〔実施例〕

以ド、本発明を実施例により説明する。

第１図は本発明の一実施例である「画像形成プロセッサ
」の構成図てあり、第２図はこの画像形成プロセッサに
接続されるスイッチングレギュレータの回路図である。

第１図において、−点鎖線内が１チップの画像形成プロ
セッサであり、Ｑ、はＣＰＵコアで、メモリー、内部バ
ス等を含む。

Ｑ２〜Ｑｌｌはオペアンプもしくはコンパレータ、Ｑ１
２．Ｑ１３はアナログマルチプレクサ回路、Ｑ１４〜Ｑ
１６はＰＷＭ回路（パルス幅変調回路）、Ｑ１７．Ｑ１
８はタイマカウンタ、Ｑ１９はＬＣＤドライバ、Ｑ２０
は外部機器との通信のための制御回路、Ｑ２１は電源投
入時のＣＰＵのリセット回路、Ｑ２２はＣＰＵのプログ
ラム暴走を検知するウオッチドックタイマ回路、Ｑ２３
は定電圧回路である。

Ｑ２のコンパレータは、チップ外に設けられたトランジ
スタＴｒ５．Ｔｒ６．素了Ｌｌ、ＣＩＯと共に、木チッ
プへの供給電源（＋ＳＶ）の自励式のスイッチング電源
を構成する。この回路へ供給される電圧は、第２図で示
されたスイッチングレギュレータ回路により供給される
。該供給電力の一部は、Ｒ４を介してＱ２３の定電圧回
路に加えれる。それによりＱ２３より与えられる基準電
圧と素子Ｌ１、ＣＩＯの接続点で得られる５Ｖ出力をコ
ンパレータＱ２で比較してトランジスタＴｒ６の通電比
率を変えることにより５Ｖ出力を安定化させる。該出力
はＣＰＵコアＱ１の電源を含めたチップ内のバイアス電
源として供給される。

Ｑ２１のリセット回路は該５ｖ電源の立上りタイミング
を検出してＣＰＵコアＱ１にリセットパルスを与える。

Ｑ２２のウオッチドックタイマは、プログラミングによ
って発生する緑返し信号の異常を検知して、リセット回
路Ｑ２１にリセットパルスを発生させる。オペアンプＱ
３は、そ−タやソレノイド等の駆動デバイスや露光・帯
電・現像・転写等の電源に供給される２４Ｖ電源の安定
化制御の為の差動増幅器として用いられる。

第２図のスイッチングレギュレータのコンバータトラン
スＴ２１の２４Ｖ用巻線の整流平滑出力を前述の定電圧
回路Ｑ２３の出力と比較して、フォトカプラＰｃｌのフ
ォトタイオードの電流を制御する。出力ボートには図示
した川に、種々のモータやソレノイドが接続され人力ボ
ートに接続された多くのセンサの出力をＣＰＵが検知し
、予めＣＰＵのプログラムメモリに記録された手順に従
い、該出力ボートに出力され、モータ、ソレノイド等が
制御される。

センサ出力に異常があれば、前述のオペアンプＱ３の入
力端子に接続されたＦＥＴＴｒｌ　をＯｎさせて２４　
Ｖ　’／に源をＯＶに制御し、モータ。

ソレノイドや露光・帯電・現像電源をすべて遮断する。

又、定着ヒータや露光ランプの異常昇温や、動作の異常
を検知した場合、ＦＥＴＴｒ３．Ｔｒ４をｏｎさせ、外
部コンデンサＣ９を充電し、ライン電源遮断後も、所定
時間以上異常検知モードを持続できるようになっている
。

コンパレータＱ４．オペアンプＱ５．ＦＥＴＴｒ４はＣ
ＰＵの制御の下でＡ／Ｄコンバータを形成する。それに
よりマルチプレクサによって選択された濃度調整用ホリ
ウムＶＲＩの設定電圧。

定着ローラの温度検知サーミスタの電圧２蛍光灯の光量
調整用フォトダイオードＰｃ２の出力なとの検出に用い
られる。

Ｑｌ７のタイマカウンタは、ＣＰＵの制御の下、Ｄ／Ａ
コンバータを形成する。その出力をマルチプレクサＱ１
３により切換えることて、Ｑ１４〜Ｑ１６のＰＷＭ回路
をそれぞれｃｐｕのプログラム制御を行うことを可能と
し、蛍光灯の光量、帯電用高電圧、現像バイアス直流電
圧が制御される。

ＱｌＢのタイマカウンタは現像バイアス交流信号を発生
し、当然ＣＰＵによりプログラム制御される。Ｑｌ９は
ＬＣＤドライバで、外部に接続されるＬＣＤ表示器を制
御する。Ｑ２０のシリアルＩ１０は、外部機器例えば工
場や市場での調整検査を行う為のチエッカ−やＡＤＦ、
ＤＦ、枚数カウンタ等のアプリケーション機器との通信
等を行うものである。

第２図において、１０３のレギュレータ回路はＰＣＩで
光変換された信号によりＰＷＭ制御を行いスイッチング
ＦＥＴ　　Ｔｒｌｏｌを制御することによりコンバータ
トランスＴ２１の２次側の２４Ｖ出力を安定化させる。

第３図は、Ｃ−ＭＯＳプロセス構成のオペアンプの回路
図を示す。

図において、ＦＥＴ　　Ｑ２０１．Ｑ２０２．Ｑ２０６
、Ｑ２０７．Ｑ２０９はＰＭＯ３，ＦＥＴ　　Ｑ２０３
．Ｑ２０４．Ｑ２０５．Ｑ２０ＢはＮＭＯＳである。人
力のＦＥＴ　　Ｑ　２０１　。

Ｑ２０２とＦＥＴ　　Ｑ２０３．Ｑ２０４により差動増
幅回路が作られる。ＦＥＴ　　Ｑ２０６゜Ｑ２０７．Ｑ
２０９は定電流源である。ＦＥＴＱ２０５とＦＥＴ　　
Ｑ　２０８は増幅回路で、Ｃ２００は位相保障用キャパ
シタである。

同様の構成でコンパレータ、ＰＷＭ回路等のアナログ回
路が形成される。

一方、ＮＭＯ５ＦＥＴのドレインとＰＭＯＳＦＥＴのド
レインを互いに接続したものを構成単位としてマイクロ
コンピュータ１その周辺のメモリ、カウンタ等のデジタ
ル回路が形成される。

画像形成プロセッサは、以」二のように形成されており
、画像形成装置における、スイッチ、フォトインタラプ
タ等の各種センサ出力の検知、この検知出力にもとづく
モータ、ソレノイド、リレー等の各種駆動手段の制御、
これらのシーケンス制御用、低電圧・露光・帯電・現像
用の各種電源の制御、及びＬＥＤ、液晶のデイスプレィ
等の制御など、全ての制御を行うことができる。

なお、画像形成プロセッサは、電源電圧概略５Ｖ以下の
シリコンゲートＣＭＯＳプロセス構造で形成してもよい
。

また、画像形成プロセッサは、複写プロセス完了後、所
定ボートの人力が所定時間読込まれない時は、ＣＰＵ　
　Ｑｌのクロック周波数を落して節電子−ドに入り、そ
の後同じ人力ポートに入力が読込まれて通常モードに復
帰するように構成してもよい。

ゴ発明の効果〕 以上説明したように、本発明によれば、ａ、複写機、プ
リンタ等の画像形成装置のシーケンスコントローラ、電
源制御回路を含めた大部分の制御回路を１チップの画像
形成プロセッサに集積できるため、装置の小型化が容易
となる。

ｂ、電源安定化制御がアナログ回路で行われるためＣＰ
Ｕには、この而の負担が無く、ローコストのＣＰＵを使
用できる。

Ｃ１画像形成プロセッサのチップは、Ｃ−ＭＯＳですべ
て構成可能なため、特別な製造プロセスを必要とせず、
また、低消費電力、小型化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は同実施例
で用いられるスイッチングレギュレータの回路図、第３
図は、同実施例て用いるＣ−ＭＯＳのオペアンプの回路
図である。 Ｑｌ・・・・・・ＣＰＵコア

Claims (1)

1. 【特許請求の範囲】 　マイクロコンピュータとその周辺のメモリ、カウンタ
   等のデジタル回路と、オペアンプ、コンパレータ、ＰＷ
   Ｍ回路等のアナログ回路とを Ｃ−ＭＯＳプロセス構造で構成し、１チップに集積した
   ことを特徴とする画像形成プロセッサ。