JPH01260466A - 画像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機、プリンタ等の画像形成装置に関し、
特にその電源に関するものである。

〔従来の技ｖＲ） 従来、複写機、プリンタ等の画像形成装置においては、
その制御装置は、モータ、ソレノイド等の負荷、低圧・
露光・帯電用電源、該電源をオン・オフ制御するシーケ
ンスコントローラとは全く別のボードに設けられていた
。

又、回路を簡素化する為に低圧・露光・帯電用電源の安
定化制御をシーケンスコントローラ制御用のマイクロコ
ンピュータのプログラムによって行う方式も提案されて
きた。

更に、装置の小型化、高効率化のため、低圧安定化電源
を従来のシリーズレギュレータからスィッチンダレギュ
レータに代えてきている。

〔発明が解決しようとする課題〕

しかしながら、各種電源の安定化制御をシーケンス；ｂ
制御用のマイクロコンピュータのプログラムによって行
う方式は、高速・高機能のマイクロコンピュータが必要
であり、コスト面、プログラムの繁雑さや、マイクロコ
ンピュータ周辺のアナログ回路かディスクリート回路で
残りそれ程小型。

簡素化にならないということで、実現されるに至ってい
ない。

また、低圧安定化電源にスイッチングレギュレータを用
いるものは、その制御回路が非常に複雑で高価である。

そして、その回路としてスイッチングレギュレータの駆
動回路を、コンバータトランスの１次側に置く方式と、
２次側に置く２つの方式があり、前者は、駆動回路供給
電源のパワーロスが大きい、後者は駆動回路自身を駆動
する為の補助電源が必要となり、コストがかなり高くな
る欠点を有している。

本発明はこれらの点に鑑みなされたもので、装置を小型
、軽４１１化でき、補助電源が低コストで小型にできる
画像形成装置を提供することを目的とするものである。

〔課題を解決するだめの手段〕

上記目的を達成するため、本発明ではつぎの（１）、（
２）の構成を採用する。

（１）画像形成装置につぎのａ、ｂ、ｃの要素を備える
ようにする。

ａ、該画像形成装置の低圧安定化電源であるスイッチン
グレギュレータの制御回路、帯電・現像用高圧電源の制
御回路等のアナログ回路と、シーケンス制御用のＣＰＵ
、その周辺のメモリ等のデジタル回路とを同一チップに
集積した画像処理プロセッサ。

ｂ、該スイッチングレギュレータの立上げ時に、該スイ
ッチングレギュレータの駆動回路の補助？「源を兼ねる
該画像処理プロセッサの電源。

Ｃ０該スイッチングレギュレータ立上げ後、該補助電源
を充電する手段を有する該スイッチングレギュレータ。

（２）上記（１）の構成において、画像処理プロセッサ
が、スイッチングレギュレータ、帯電・現像用高圧電源
の制御回路の発振周波数、デユーティ等の設定を行う手
段を存するようにする。

（作用） 上記構成により、電源の制御回路、ＣＰＵ等が同一チッ
プに集積できるので装置を小型、軽量化てき、補助電源
を別個に設ける必要がない。

また、ＣＰＵと各制御回路とを容易に結合でき、装置内
の各機器の保護を適切に行うことができる。

〔実施例〕

以下本発明を実施例により説明する。

第１図は、本発明の各実施例で用いる画像処理プロセッ
サの構成図である。

図において、１点鎖線の内側が１チツプ化された画像形
成プロセッサ（以下プロセッサという）Ｑ３０１であり
、低消費電力の目的でＣＭＯＳプロセスで形成される。

ＱｌはＣＰＵコアで、メモリ、カウンタ、内部バス等を
含む。

コンパレータＱ４．オペアンプＱ５．ＦＥＴＴｒ４．コ
ンデンサｃ、は、ＣＰＵのプログラム制御下でＡ−Ｄコ
ンバータを形成し、アナログマルチプレクサＱ１２で選
択された濃度調整用ボリウムＶＲＩの設定電圧、定着ロ
ーラの温度検出用サーミスタの電圧、蛍光灯の光ｍセン
サの出力の各アナログ信号をデジタル信号に変換する。

タイマカウンタＱ１７．抵抗Ｒ５，コンデンサＣ２は、
ＣＰＵのプログラム制御下でＤ−Ａコンバータを形成し
、その出力はアナログマルチプレクサＱ１３でコンデン
サＣ３，Ｃ４，Ｃ５に分配、保持され、帯電用高圧の出
力切換え、現像直流バイアス出力の切換え、蛍光灯の光
量切換えに用いられる。

パルス幅変調回路（以下ＰＷＭ回路という）Ｑｌ４は、
このＤ−Ａ出力に応じてパルス幅制御して蛍光灯の通電
比率を変える。オペアンプＱ７．Ｑ８は、そわぞわ入力
に加えられたＤ−Ａ出力と、それぞわの逆極性入力端子
に加えられた帯電用出力の負荷電流、現像用直流バイア
ス出力の検出電圧と比較して、ＰＷＭ回路Ｑ１５゜Ｑ１
６に加え、そわぞれのコンバータトランスの通電時間を
制御する。Ｑ１８のタイマカウンタは、現像バイアス用
交流信号を発生させる。周波数の設定及びオン・オフ制
御はＣＰＵによって制御する。

第２図は、上記プロセッサＱ３０１を用いる本発明の第
１実施例の要部結線図である。

第１図、第２図により、プロセッサＱ３０１の電源及び
装置の低圧安定化電源であるスイッチングレギュレータ
について説明する。プロセンサＱ３０１電源の５ｖは、
ライン平滑出力をコンバータトランスＴ３１．スイッチ
ングトランジスタＴｒ３０２からなる自励式ＤＣ−ＤＣ
Ｃ−式−タによって分圧、アイソレージジンして得られ
る。

コンバータトランスＴ３１の２次巻線の整流出力は、ツ
ェナーダイオードＺＤ３０１により＋５Ｖに安定化され
てプロセッサＱ３０１の電源入力端子Ｐ３０３．Ｐ３０
４に供給される。

プロセッサＱ３０１は、ＣＭＯＳプロセスで形成される
ので、数ｍＡの電流しか消費されず、コンバータトラン
スＴ３１は小型ですむ。プロセッサＱ３０１に＋５■が
供給されると、プロセッサＱ３０１のリセット回路Ｑ２
１でマイクロコンピュータ内部をリセットした後、マイ
クロコンピュータは、内部ＲＯＭに記憶されたプログラ
ムに従って制御を開始する。リセッｔ−ｔｉｔ、所定時
間経過してＱ４１のＰＷＭ回路を動作させてＰＷＭ出力
を立上げる。該出力パルスは、出力端子Ｐ３０２を介し
て、スイッチングレギュレータのコンバータトランスＴ
２１の１次巻線のスイッチングＦＥＴ　　ＴｒｌＯｌの
ゲート駆動トランスＴ３２の１次側スイッチングトラン
ジスタＴ「３０１のベースに加えられる。コンバータト
ランスＴ２１の出力（２４Ｖ）は、抵抗Ｒ３０１，Ｒ３
０２で所定比に分圧された後、端子Ｐ３０１を介してプ
ロセッサＱ３０１の誤差増幅器Ｑ４２の人力に加えられ
る。誤差増幅器Ｑ４２は該人力と反対人力に加えられた
基準電圧と比較して、その出力をＰＷＭ回路Ｑ４１に加
える。このようにして、低圧安定化電源の出力（２４Ｖ
）は安定化される。

第２図に示す本発明の第１実施例では、プロセッサＱ３
０１の電源のコンバータトランスＴ３１の２次側より限
流抵抗Ｒ３０５，逆流阻止ダイオードＤ３０１を介して
充電されると共に、スイッチングレギュレータのコンバ
ータトランスＴ２１の３次巻線Ｌ３よりダイオードＤ３
０２を介して充電される電解コンデンサＣ３０５が設け
られている。

この構成により、スイッチングレギュレータの駆動初期
段階では、コンバータトランスＴ３１の出力で充電され
た電解コンデンサＣ３０５より、ゲート駆動トランスＴ
３２の１次側のスイッチングトランジスタＴｒ３０１に
電力が供給され、スイッチングレギュレータの出力が予
定のレベルに達してからは、コンバータトランスＴ２１
の３次巻線Ｌ３の出力で電解コンデンサＣ３０５は充電
され、この３次巻線Ｌ３からの電力によりスイッチング
トランジスタＴｒ３０１が駆動される。

この動作を第３図のタイムチャートで説明する。電源ス
イツチ５Ｗ２１投入後（ａ）、プロセッサ用電源出力（
ｂ）は、コンバータトランスＴ３１、スイッチングトラ
ンジスタＴ　ｒ　３０２の自励回路が発振を開始して直
ちに立上がる。この出力電圧が所定値になるとプロセッ
サ内部のリセット回路Ｑ２１が働いてリセットパルスを
発生し、ＣＰＵＱＩ内部をクリアにする（Ｃ）。

ＣＰＵＱＩは、ウォッチ・ドッグ・タイマＱ２２を働か
して、ＣＰＵ自身のチエツクを行ったり、外部に接続さ
れた各種センサに異常の無いことをたしかめてスイッチ
ングレギュレータの制御回路であるＰＷＭ回路Ｑ４１を
立上げる（ｄ）。このとき、ＰＷＭ回路出力は、時間軸
拡大図（ｅ）の如く、パルス幅を徐々に大きくするソフ
トスタート動作を示す。電解コンデンサＣ３０５は、（
ｆ）に示すように初期にはプロセッサ用電源＋５Ｖ　（
ｂ）によフて充電され、コンバータトランスＴ２１の出
力が所定レベル迄達すると（ｔ３）、その３次巻線Ｌ３
の出力により充電される。プロセッサ用′省源の平滑コ
ンデンサＣ３０２は、チップの消費電流が小さいこと及
び出力の立りりを速くしたいこと等から０．１μＦ以下
の小容量であるに対して、電解コンデンサＣ３０５はゲ
ート駆動トランスＴ３２に過渡的に大電流を流す必要が
あるので、１０μＦ以上の大容量に選ばれる。

このように、電解コンデンサＣ３０５は、電源スィッチ
５Ｗ２１の投入後、スイッチングレギュレータの立上げ
までの間に一応充′准完了すれば足りるので、プロセッ
サ用電源の負担とはならず同電源の容量を特に大きくす
る必要がなく、又、スイッチングレギュレータの立上げ
の際は、プロセッサ用電源かスイッチングトランジスタ
Ｔｒ３０１の駆動用の補助電源を兼ねており、立上げ後
はスイッチングレギュレータよりスイッチングトランジ
スタＴ　ｒ　３０１の駆動用電力を得ていて、別個の補
助電源を設ける必要がなく、補助電源がローコストにで
きる。

なお、Ｃ３０５に電解コンデンサを用いているが、他の
タイプのコンデンサを用いることもできる。

第４図は本発明の第２実ｍ例の要部結線図である。この
実施例では、図示のようにスイッチングレギュレータの
コンバータトランス２１の２次側出力を電解コンデンサ
Ｃ３０５の充電に利用するものである。

この構成によれば、コンバータトランスＴ２１に余分の
巻線を設ける必要がなく、電解コンデンサＣ３０５は安
定化された′賀正で充電されるので、ＦＥＴ　　Ｔｒｌ
Ｏｌのゲート電圧の最大値を安定化でき、過電圧でＦＥ
Ｔ　　ＴｒｌＯｌを破損させるようなことはない。

第５図は本発明の第３実施例の要部結線図である。この
実施例では、図示のようにライン人力を直接変圧整流し
てプロセッサ用電源を得ており、発振回路等がないので
ローコストで信頼性も高い。

第６図は本発明の第４実施例の要部結線図である。この
実施例では、図示のように電解コンデンサＣ３０２がプ
ロセッサ用電源の平滑コンデンサを兼ねており、また、
スイッチングレギュレータによりプロセッサ用電源もバ
ックアップされるものである。

この構成によりば、プロセッサ用電源そのものは、ｃｐ
ｕのリセット直後の低消費電流状態（スイッチングレギ
ュレータ制御用のＰＷＭ回路以外は動作停止状態）のみ
の供給が行われねばいいので非常に小さくローコストで
きる。

なお、第１．第２．第４実施例では、プロセッサ用′肛
源に自励式ＤＣ−ＤＣコンノ（−夕を用し１でいるが、
これを他励式ＤＣ−ＤＣコンノ＜−夕とすることができ
、この場合はトランスの特性不良等による発振不良の危
険はなく信頼性が高い。

又、各実施例において、スイッチングレギュレータの出
力′電流を検出してブセツサＱ３０１の端ｆ−２３０５
を介してコンパレータＱ４３に人力し、短絡検出を行い
、ＣＰＵＱＩに知らせることにより、再駆動時のソフト
スタート、短絡の警告表示、シーケンス変更等の安全対
策が容易に可能である。

更に、スイッチングレギュレータ、帯電・現像用高圧電
源の制御回路が、ＣＰＵと同一チップのプロセッサに内
蔵されているので、装置の負荷状態に応じてプログラム
により該制御回路の発振周波数、デユーティ等の設定を
行い、事故発生を防止すると共に、万一の事故発生の際
の事故の拡大を防止することを容易に行うことができる
。

〔発明の効果〕

以上説明したとおり、本発明によれば、各種電源の制御
回路を含む画像形成装置の制御回路の大部分がＣＰＬＪ
と同一チップに集積されているので、装置を小型、軽量
化できると共に、安全対策が容易であり、又、スイッチ
ングレギュレータ駆動のため補助電源をローコストにで
きる。

【図面の簡単な説明】

第１図は本発明の各実施例で用いる画像処理プロセッサ
の構成図、第２図は第１実施例の要部結線図、第３図は
第１実施例の動作を示すタイムチャート、第４図は第２
実施例の要部結線図、第５図は第３実施例の要部結線図
、第６図は第４実７ｉ’ｔｘ例の要部結線図である。 Ｑｌ・・・・・・ＣＰＵコア Ｑ１４〜Ｑ１Ｂ、Ｑ４１・・・・・・パルス幅変調回路
Ｔ３１・・・・・・コンバータトランスＴｒ３０１・・
・・・・スイッチングトランジスタＣ３０５・・・・・
・電解コンデンサ Ｌ３・・・・・・コンバータトランスの３次巻線Ｄ３０
２・・・・・・ダイオード

Claims (2)

【特許請求の範囲】
1. （１）つぎのａ、ｂ、ｃの要素を備えている画像形成装
   置。 ａ、該画像形成装置の低圧安定化電源であるスイッチン
   グレギュレータの制御回路、帯電・現像用高圧電源の制
   御回路等のアナログ回路と、シーケンス制御用のＣＰＵ
   、その周辺のメモリ等のデジタル回路とを同一チップに
   集積した画像処理プロセッサ。 ｂ、該スイッチングレギュレータの立上げ時に、該スイ
   ッチングレギュレータの駆動回路の補助電源を兼ねる該
   画像処理プロセッサの電源。 ｃ、該スイッチングレギュレータ立上げ後、該補助電源
   を充電する手段を有する該スイッチングレギュレータ。
2. （２）画像処理プロセッサが、スイッチングレギュレー
   タ、帯電・現像用高圧電源の制御回路の発振周波数、デ
   ューティ等の設定を行う手段を有していることを特徴と
   する請求項１記載の画像形成装置。