JPH04296918A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04296918A JPH04296918A JP3003897A JP389791A JPH04296918A JP H04296918 A JPH04296918 A JP H04296918A JP 3003897 A JP3003897 A JP 3003897A JP 389791 A JP389791 A JP 389791A JP H04296918 A JPH04296918 A JP H04296918A
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- Japan
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- microcomputer
- circuit section
- circuit
- semiconductor integrated
- power supply
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、省エネルギー、省電力
システムにおける電気機器を構成する半導体集積回路装
置に関するものである。
システムにおける電気機器を構成する半導体集積回路装
置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置は、システム
の小型化を目的として高集積化が進められており、マイ
クロコンピュータと、アナログ回路部及び／又はロジッ
ク回路部とが１つのチップに集積されたものが出現して
いる。
の小型化を目的として高集積化が進められており、マイ
クロコンピュータと、アナログ回路部及び／又はロジッ
ク回路部とが１つのチップに集積されたものが出現して
いる。
【０００３】以下、図４を参照しながら従来の半導体集
積回路装置について説明する。
積回路装置について説明する。
【０００４】図４は、従来の半導体集積回路装置のブロ
ック構成を示し、半導体集積回路装置１は、マイクロコ
ンピュータ２、アナログ回路部３及びロジック回路部４
を備えており、ロジック回路部４はクロック発生回路５
を有している。マイクロコンピュータ２、アナログ回路
部３及びロジック回路部４の電源は電源ライン６により
供給されている（ＶＤＤ＝５Ｖ）。また、マイクロコン
ピュータ２、アナログ回路部３及びロジック回路部４の
間は信号ライン７によって接続されている。
ック構成を示し、半導体集積回路装置１は、マイクロコ
ンピュータ２、アナログ回路部３及びロジック回路部４
を備えており、ロジック回路部４はクロック発生回路５
を有している。マイクロコンピュータ２、アナログ回路
部３及びロジック回路部４の電源は電源ライン６により
供給されている（ＶＤＤ＝５Ｖ）。また、マイクロコン
ピュータ２、アナログ回路部３及びロジック回路部４の
間は信号ライン７によって接続されている。
【０００５】
【発明が解決しようとする課題】前記従来の半導体集積
回路においては、マイクロコンピュータ２の処理内容の
如何によってアナログ回路部３を動作させる必要がない
場合やロジック回路部４を動作させる必要がない場合が
ある。
回路においては、マイクロコンピュータ２の処理内容の
如何によってアナログ回路部３を動作させる必要がない
場合やロジック回路部４を動作させる必要がない場合が
ある。
【０００６】しかるに、前記従来の構成では電源ライン
６がアナログ回路部３に接続されたままであり、またロ
ジック回路部４に対してクロック発生回路５から常にク
ロックが供給されているために、両回路部３、４で無駄
な電力を消費するという問題があった。
６がアナログ回路部３に接続されたままであり、またロ
ジック回路部４に対してクロック発生回路５から常にク
ロックが供給されているために、両回路部３、４で無駄
な電力を消費するという問題があった。
【０００７】また、マイクロコンピュータ２、アナログ
回路部３及びロジック回路部４の各回路ブロックが動作
するのに必要な電源電力値は動作モード（例えば高速／
低速モード、大振幅／小振幅モード等）によって異なり
、５Ｖよりも低い電源電圧値でも動作可能な場合がある
にも拘らず、各回路ブロックに常に５Ｖの電源電圧が供
給されているので、この点でも消費電力の無駄があった
。
回路部３及びロジック回路部４の各回路ブロックが動作
するのに必要な電源電力値は動作モード（例えば高速／
低速モード、大振幅／小振幅モード等）によって異なり
、５Ｖよりも低い電源電圧値でも動作可能な場合がある
にも拘らず、各回路ブロックに常に５Ｖの電源電圧が供
給されているので、この点でも消費電力の無駄があった
。
【０００８】本発明は、前記の事情に鑑みてなされたも
のであって、マイクロコンピュータと、アナログ回路部
及び／又はロジック回路部とが１つのチップに集積され
た半導体集積回路において、消費電力の無駄を極力排除
することを目的とする。
のであって、マイクロコンピュータと、アナログ回路部
及び／又はロジック回路部とが１つのチップに集積され
た半導体集積回路において、消費電力の無駄を極力排除
することを目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、請求項１の発明は、マイクロコンピュータからの制
御信号によってアナログ回路部への電源の供給又は停止
を行なう電源制御回路をマイクロコンピュータ及びアナ
ログ回路部と共に１つのチップに集積化することにより
、アナログ回路部での消費電力をマイクロコンピュータ
で制御するものである。
に、請求項１の発明は、マイクロコンピュータからの制
御信号によってアナログ回路部への電源の供給又は停止
を行なう電源制御回路をマイクロコンピュータ及びアナ
ログ回路部と共に１つのチップに集積化することにより
、アナログ回路部での消費電力をマイクロコンピュータ
で制御するものである。
【００１０】具体的に、請求項１の発明が講じた解決手
段は、マイクロコンピュータと、アナログ回路部と、該
アナログ回路部の電源回路に設けられ前記マイクロコン
ピュータからの制御信号に基づき当該アナログ回路部へ
の電源の供給又は停止を行なう電源制御回路部とを備え
、これらマイクロコンピュータ、アナログ回路部及び電
源制御回路部が１つのチップに集積されている構成とす
るものである。
段は、マイクロコンピュータと、アナログ回路部と、該
アナログ回路部の電源回路に設けられ前記マイクロコン
ピュータからの制御信号に基づき当該アナログ回路部へ
の電源の供給又は停止を行なう電源制御回路部とを備え
、これらマイクロコンピュータ、アナログ回路部及び電
源制御回路部が１つのチップに集積されている構成とす
るものである。
【００１１】また、請求項２の発明は、マイクロコンピ
ュータからの制御信号によってロジック回路部へのクロ
ックの供給又は停止を行なうクロック制御回路部をマイ
クロコンピュータ及びロジック回路部と共に１つのチッ
プに集積化することにより、ロジック回路部での消費電
力をマイクロコンピュータで制御するものである。
ュータからの制御信号によってロジック回路部へのクロ
ックの供給又は停止を行なうクロック制御回路部をマイ
クロコンピュータ及びロジック回路部と共に１つのチッ
プに集積化することにより、ロジック回路部での消費電
力をマイクロコンピュータで制御するものである。
【００１２】具体的に、請求項２の発明が講じた解決手
段は、マイクロコンピュータと、ロジック回路部と、該
ロジック回路部のクロック回路に設けられ前記マイクロ
コンピュータからの制御信号に基づき当該ロジック回路
部へのクロックの供給又は停止を行なうクロック制御回
路部とを備え、これらマイクロコンピュータ、ロジック
回路部及びクロック制御回路部が１つのチップに集積さ
れている構成とするものである。
段は、マイクロコンピュータと、ロジック回路部と、該
ロジック回路部のクロック回路に設けられ前記マイクロ
コンピュータからの制御信号に基づき当該ロジック回路
部へのクロックの供給又は停止を行なうクロック制御回
路部とを備え、これらマイクロコンピュータ、ロジック
回路部及びクロック制御回路部が１つのチップに集積さ
れている構成とするものである。
【００１３】さらに、請求項３の発明は、マイクロコン
ピュータからの制御信号によって当該マイクロコンピュ
ータや回路ブロックに供給される電源電圧の値を切り換
える定電圧回路部をマイクロコンピュータ及びロジック
回路部と共に１つのチップに集積化することにより、マ
イクロコンピュータや回路ブロックに供給される電源電
圧の値をマイクロコンピュータで制御するものである。
ピュータからの制御信号によって当該マイクロコンピュ
ータや回路ブロックに供給される電源電圧の値を切り換
える定電圧回路部をマイクロコンピュータ及びロジック
回路部と共に１つのチップに集積化することにより、マ
イクロコンピュータや回路ブロックに供給される電源電
圧の値をマイクロコンピュータで制御するものである。
【００１４】具体的に、請求項３の発明が講じた解決手
段は、マイクロコンピュータと、アナログ回路部やロジ
ック回路部等よりなる回路ブロックと、前記マイクロコ
ンピュータ及び回路ブロックの電源回路に設けられ前記
マイクロコンピュータからの制御信号に基づき当該マイ
クロコンピュータ及び回路ブロックに供給される電源電
圧の値を切り換える定電圧回路とを備え、これらマイク
ロコンピュータ、回路ブロック及び定電圧回路が１つの
チップに集積されている構成とするものである。
段は、マイクロコンピュータと、アナログ回路部やロジ
ック回路部等よりなる回路ブロックと、前記マイクロコ
ンピュータ及び回路ブロックの電源回路に設けられ前記
マイクロコンピュータからの制御信号に基づき当該マイ
クロコンピュータ及び回路ブロックに供給される電源電
圧の値を切り換える定電圧回路とを備え、これらマイク
ロコンピュータ、回路ブロック及び定電圧回路が１つの
チップに集積されている構成とするものである。
【００１５】
【作用】請求項１の発明の構成により、マイクロコンピ
ュータからの制御信号に基づきアナログ回路部への電源
の供給又は停止を行なう電源制御回路部を備えているた
め、アナログ回路部を動作させる必要がない場合には、
マイクロコンピュータが電源制御回路部を通してアナロ
グ回路部への電源を切断する。
ュータからの制御信号に基づきアナログ回路部への電源
の供給又は停止を行なう電源制御回路部を備えているた
め、アナログ回路部を動作させる必要がない場合には、
マイクロコンピュータが電源制御回路部を通してアナロ
グ回路部への電源を切断する。
【００１６】請求項２の発明の構成により、マイクロコ
ンピュータからの制御信号に基づきロジック回路部への
クロックの供給又は停止を行なうクロック制御回路部を
備えているため、ロジック回路部を動作させる必要がな
い場合には、マイクロコンピュータがクロック制御回路
部を通してロジック回路部へのクロック供給を停止させ
るので、クロックの供給が行われないロジック回路部に
おいては消費電力が低減する。
ンピュータからの制御信号に基づきロジック回路部への
クロックの供給又は停止を行なうクロック制御回路部を
備えているため、ロジック回路部を動作させる必要がな
い場合には、マイクロコンピュータがクロック制御回路
部を通してロジック回路部へのクロック供給を停止させ
るので、クロックの供給が行われないロジック回路部に
おいては消費電力が低減する。
【００１７】請求項３の発明の構成により、マイクロコ
ンピュータからの制御信号に基づき当該マイクロコンピ
ュータ及び回路ブロックに供給される電源電圧の値を切
り換える定電圧回路を備えているため、外部から与えら
れる電源電圧は消費電力の大きい動作モードに合わせた
大きな値となっているが、低速モード等のように低電圧
で動作が可能な動作モードになると、マイクロコンピュ
ータが定電圧回路に働きかけて当該マイクロコンピュー
タ及び回路ブロックに供給される電源電圧の値を引き下
げる。
ンピュータからの制御信号に基づき当該マイクロコンピ
ュータ及び回路ブロックに供給される電源電圧の値を切
り換える定電圧回路を備えているため、外部から与えら
れる電源電圧は消費電力の大きい動作モードに合わせた
大きな値となっているが、低速モード等のように低電圧
で動作が可能な動作モードになると、マイクロコンピュ
ータが定電圧回路に働きかけて当該マイクロコンピュー
タ及び回路ブロックに供給される電源電圧の値を引き下
げる。
【００１８】
【実施例】まず、本発明の第１実施例について図面を参
照しながら説明する。
照しながら説明する。
【００１９】図１は、本発明の一実施例に係る半導体集
積回路装置のブロック構成図である。同図において、１
は半導体集積回路装置、２はマイクロコンピュータ、３
はアナログ回路部、６は電源ライン、７はマイクロコン
ピュータ２とアナログ回路部３とを接続する信号ライン
であって、これらは従来の半導体集積回路装置の構成と
同じものである。
積回路装置のブロック構成図である。同図において、１
は半導体集積回路装置、２はマイクロコンピュータ、３
はアナログ回路部、６は電源ライン、７はマイクロコン
ピュータ２とアナログ回路部３とを接続する信号ライン
であって、これらは従来の半導体集積回路装置の構成と
同じものである。
【００２０】同図において、１０は電源制御回路部であ
って、該電源制御回路部１０は、電源ライン６とアナロ
グ回路部３との間に設けられている。そして電源制御回
路部１０を構成するトランジスタ１２のドレイン１３が
電源ライン６に、ソース１４がアナログ回路部３の電源
に接続されており、マイクロコンピュータ２からの制御
ライン１１は、トランジスタ１２のゲート１５に接続さ
れている。
って、該電源制御回路部１０は、電源ライン６とアナロ
グ回路部３との間に設けられている。そして電源制御回
路部１０を構成するトランジスタ１２のドレイン１３が
電源ライン６に、ソース１４がアナログ回路部３の電源
に接続されており、マイクロコンピュータ２からの制御
ライン１１は、トランジスタ１２のゲート１５に接続さ
れている。
【００２１】以下、前述のように構成された第１実施例
に係る半導体集積回路装置の動作を説明する。
に係る半導体集積回路装置の動作を説明する。
【００２２】いま、トランジスタ１２をＮチャネルトラ
ンジスタとする。半導体集積回路装置１は、ある局面で
アナログ回路部３によりアナログ処理を実施し、信号ラ
イン７を通してその処理結果をマイクロコンピュータ２
に入力し、マイクロコンピュータ２で判断をする。この
場合、当然ながらマイクロコンピュータ２とアナログ回
路部３とは動作に必要な電源が供給されなければならな
い。このようにアナログ処理を実施する場合には、マイ
クロコンピュータ２はアナログ回路部３への電源供給を
しなければならぬと判断し、制御ライン１１をハイレベ
ル（例えば５Ｖ）の電圧値にする。すると、トランジス
タ１２のドレイン１３とソース１４との間が導通し、電
源ライン６の電圧がアナログ回路部３へ印加され、電源
が供給されることになる。もちろん、トランジスタ１２
の電流許容値は、アナログ回路部３が必要とする電流値
よりも大である。
ンジスタとする。半導体集積回路装置１は、ある局面で
アナログ回路部３によりアナログ処理を実施し、信号ラ
イン７を通してその処理結果をマイクロコンピュータ２
に入力し、マイクロコンピュータ２で判断をする。この
場合、当然ながらマイクロコンピュータ２とアナログ回
路部３とは動作に必要な電源が供給されなければならな
い。このようにアナログ処理を実施する場合には、マイ
クロコンピュータ２はアナログ回路部３への電源供給を
しなければならぬと判断し、制御ライン１１をハイレベ
ル（例えば５Ｖ）の電圧値にする。すると、トランジス
タ１２のドレイン１３とソース１４との間が導通し、電
源ライン６の電圧がアナログ回路部３へ印加され、電源
が供給されることになる。もちろん、トランジスタ１２
の電流許容値は、アナログ回路部３が必要とする電流値
よりも大である。
【００２３】半導体集積回路装置１がアナログ処理を実
施しない場合には、アナログ回路部３への電源供給は不
要である。この場合、マイクロコンピュータ２が制御ラ
イン１１をローレベル（例えば０Ｖ）にする。すると、
トランジスタ１２のドレイン１３とソース１４との間が
遮断されるので、アナログ回路部３には電源が供給され
ない。
施しない場合には、アナログ回路部３への電源供給は不
要である。この場合、マイクロコンピュータ２が制御ラ
イン１１をローレベル（例えば０Ｖ）にする。すると、
トランジスタ１２のドレイン１３とソース１４との間が
遮断されるので、アナログ回路部３には電源が供給され
ない。
【００２４】以上のように、本第１実施例によれば、ア
ナログ回路部３に対する電源制御回路１０を構成するト
ランジスタ１２を、マイクロコンピュータ２からの制御
ライン１１のレベルにより導通状態又は遮断状態にする
。これにより、アナログ回路部３の動作が不要のときに
は、アナログ回路部３に電源が供給されないので消費電
力を削除することができる。
ナログ回路部３に対する電源制御回路１０を構成するト
ランジスタ１２を、マイクロコンピュータ２からの制御
ライン１１のレベルにより導通状態又は遮断状態にする
。これにより、アナログ回路部３の動作が不要のときに
は、アナログ回路部３に電源が供給されないので消費電
力を削除することができる。
【００２５】次に、本発明の第２実施例について図面を
参照しながら説明する。
参照しながら説明する。
【００２６】図２は、本発明の第２実施例に係る半導体
集積回路装置のブロック構成図である。同図において、
１は半導体集積回路装置、２はマイクロコンピュータ、
４はロジック回路部、５はクロック発生回路、６は電源
ライン、７はマイクロコンピュータ２とロジック回路部
４とを接続する信号ラインである。
集積回路装置のブロック構成図である。同図において、
１は半導体集積回路装置、２はマイクロコンピュータ、
４はロジック回路部、５はクロック発生回路、６は電源
ライン、７はマイクロコンピュータ２とロジック回路部
４とを接続する信号ラインである。
【００２７】同図において、１６はクロック発生回路５
で発生したクロックｆｃｋを制御するクロック制御回路
部であって、該クロック制御回路部１６は、マイクロコ
ンピュータ２からの制御ライン１７を制御用入力とする
ＡＮＤ回路を備えている。
で発生したクロックｆｃｋを制御するクロック制御回路
部であって、該クロック制御回路部１６は、マイクロコ
ンピュータ２からの制御ライン１７を制御用入力とする
ＡＮＤ回路を備えている。
【００２８】以下、前述のように構成された第２実施例
に係る半導体集積回路装置の動作を説明する。
に係る半導体集積回路装置の動作を説明する。
【００２９】半導体集積回路装置１は、マイクロコンピ
ュータ２とロジック回路部４とを集積化したものであっ
て、マイクロコンピュータ２及びロジック回路部４への
電源供給は電源ライン６によりなされる。ロジック回路
部４の動作は、クロック発生回路５のクロック制御回路
部１６からのクロックｆｃｋ´により支配されており、
クロックｆｃｋ´が与えられないとロジック回路部４は
その動作を停止する。この場合、ロジック回路部４の消
費電力は停止電力のみになるので、かなり削減される。
ュータ２とロジック回路部４とを集積化したものであっ
て、マイクロコンピュータ２及びロジック回路部４への
電源供給は電源ライン６によりなされる。ロジック回路
部４の動作は、クロック発生回路５のクロック制御回路
部１６からのクロックｆｃｋ´により支配されており、
クロックｆｃｋ´が与えられないとロジック回路部４は
その動作を停止する。この場合、ロジック回路部４の消
費電力は停止電力のみになるので、かなり削減される。
【００３０】今、マイクロコンピュータ２とロジック回
路部４とは信号ライン７を通して信号のやり取りをしな
がら動作している。このとき、マイクロコンピュータ２
からの制御ライン１７はハイレベルになっており、クロ
ックｆｃｋがそのままｆｃｋ´としてロジック回路部４
に与えられる。
路部４とは信号ライン７を通して信号のやり取りをしな
がら動作している。このとき、マイクロコンピュータ２
からの制御ライン１７はハイレベルになっており、クロ
ックｆｃｋがそのままｆｃｋ´としてロジック回路部４
に与えられる。
【００３１】一方、ロジック回路部４の動作が不要の場
合には、マイクロコンピュータ２は制御ライン１７をロ
ーレベルにする。この場合、クロック制御回路部１６に
おいて制御ライン１７のレベルとクロックｆｃｋとの積
がとられ、クロック制御回路部１６の出力ｆｃｋ´が停
止する。
合には、マイクロコンピュータ２は制御ライン１７をロ
ーレベルにする。この場合、クロック制御回路部１６に
おいて制御ライン１７のレベルとクロックｆｃｋとの積
がとられ、クロック制御回路部１６の出力ｆｃｋ´が停
止する。
【００３２】以上のように本第２実施例によれば、ロジ
ック回路部４のクロック発生回路５の中にクロック制御
回路部１６を設けたため、ロジック回路部４の動作が不
要の場合には、その動作源となるクロックｆｃｋ´をマ
イクロコンピュータ２の制御により停止させることがで
きるので、消費電力を削減できる。
ック回路部４のクロック発生回路５の中にクロック制御
回路部１６を設けたため、ロジック回路部４の動作が不
要の場合には、その動作源となるクロックｆｃｋ´をマ
イクロコンピュータ２の制御により停止させることがで
きるので、消費電力を削減できる。
【００３３】以下、本発明の第３実施例について図面を
参照しながら説明する。
参照しながら説明する。
【００３４】図３は、本発明の第３実施例における半導
体集積回路装置のブロック構成図である。同図において
、１は半導体集積回路装置、２はマイクロコンピュータ
、３はアナログ回路部、４はロジック回路部、６は電源
ライン、７はマイクロコンピュータ２と、アナログ回路
部３及びロジック回路部４とを接続する信号ラインであ
って、これらは従来の半導体集積回路装置の構成と同様
である。
体集積回路装置のブロック構成図である。同図において
、１は半導体集積回路装置、２はマイクロコンピュータ
、３はアナログ回路部、４はロジック回路部、６は電源
ライン、７はマイクロコンピュータ２と、アナログ回路
部３及びロジック回路部４とを接続する信号ラインであ
って、これらは従来の半導体集積回路装置の構成と同様
である。
【００３５】同図において、２０は、電源ライン６によ
って外部から供給される電源の電圧値をマイクロコンピ
ュータ２からの制御ライン２２上の制御信号に応じて変
更して出力する定電圧回路であって、その発生電圧は定
電圧ライン２１によって、マイクロコンピュータ２、ア
ナログ回路部３及びロジック回路部４に電源として供給
されている。
って外部から供給される電源の電圧値をマイクロコンピ
ュータ２からの制御ライン２２上の制御信号に応じて変
更して出力する定電圧回路であって、その発生電圧は定
電圧ライン２１によって、マイクロコンピュータ２、ア
ナログ回路部３及びロジック回路部４に電源として供給
されている。
【００３６】以下、前述のように構成された第３実施例
に係る半導体集積回路装置の動作を説明する。
に係る半導体集積回路装置の動作を説明する。
【００３７】半導体集積回路装置１は、マイクロコンピ
ュータ２、アナログ回路部３及びロジック回路部４を集
積化したものであって、各種の動作モード、例えば高速
モード及び低速モードを有しており、高速モードの場合
には、マイクロコンピュータ２及び各回路ブロック３，
４は大きな電力を消費する。従って、定電圧ライン２１
の電圧値は、外部からの高い電圧値を供給する電源ライ
ン６の電圧値と等しくされる。このために、マイクロコ
ンピュータ２は、制御ライン２２を通して定電圧回路２
０に働きかけて、電源ライン６の電圧値をそのまま定電
圧ライン２１に印加させるようにする。
ュータ２、アナログ回路部３及びロジック回路部４を集
積化したものであって、各種の動作モード、例えば高速
モード及び低速モードを有しており、高速モードの場合
には、マイクロコンピュータ２及び各回路ブロック３，
４は大きな電力を消費する。従って、定電圧ライン２１
の電圧値は、外部からの高い電圧値を供給する電源ライ
ン６の電圧値と等しくされる。このために、マイクロコ
ンピュータ２は、制御ライン２２を通して定電圧回路２
０に働きかけて、電源ライン６の電圧値をそのまま定電
圧ライン２１に印加させるようにする。
【００３８】次に低速モードの場合には、マイクロコン
ピュータ２及び各回路ブロック３，４は、外部から与え
られる電圧値よりも低い電圧値で充分動作可能である。 従って、マイクロコンピュータ２は、低速モードに入る
際に制御ライン２２を通して定電圧回路２０を動作させ
、外部から電源ライン６を通して与えられる電圧値より
も低い電圧を発生させ、これを定電圧ライン２１により
マイクロコンピュータ２及び各回路ブロック３、４に供
給する。
ピュータ２及び各回路ブロック３，４は、外部から与え
られる電圧値よりも低い電圧値で充分動作可能である。 従って、マイクロコンピュータ２は、低速モードに入る
際に制御ライン２２を通して定電圧回路２０を動作させ
、外部から電源ライン６を通して与えられる電圧値より
も低い電圧を発生させ、これを定電圧ライン２１により
マイクロコンピュータ２及び各回路ブロック３、４に供
給する。
【００３９】以上のように本実施例によれば、電源回路
に定電圧回路２０を設け、動作モードに応じてマイクロ
コンピュータ２からの制御により発生電圧を切り換え、
マイクロコンピュータ及び各回路ブロック３、４への供
給電圧を変えるので、消費電力を削減することができる
。
に定電圧回路２０を設け、動作モードに応じてマイクロ
コンピュータ２からの制御により発生電圧を切り換え、
マイクロコンピュータ及び各回路ブロック３、４への供
給電圧を変えるので、消費電力を削減することができる
。
【００４０】以上、３つの実施例を示したが、これらを
すべて採用した半導体集積回路装置の実現が可能であり
、この場合には更に大きな消費電力の削減が実現できる
。
すべて採用した半導体集積回路装置の実現が可能であり
、この場合には更に大きな消費電力の削減が実現できる
。
【００４１】
【発明の効果】以上説明したように請求項１の発明に係
る半導体集積回路装置によると、マイクロコンピュータ
からの制御信号に基づきアナログ回路部への電源の供給
又は停止を行なう電源制御回路部を備えているため、ア
ナログ回路部を動作させる必要がない場合にはアナログ
回路部への電源を切断することができるので、電力消費
を削減することができる。
る半導体集積回路装置によると、マイクロコンピュータ
からの制御信号に基づきアナログ回路部への電源の供給
又は停止を行なう電源制御回路部を備えているため、ア
ナログ回路部を動作させる必要がない場合にはアナログ
回路部への電源を切断することができるので、電力消費
を削減することができる。
【００４２】また、請求項２の発明に係る半導体集積回
路装置によると、マイクロコンピュータからの制御信号
に基づきロジック回路部へのクロックの供給又は停止を
行なうクロック制御回路部を備えているため、ロジック
回路部を動作させる必要がない場合にはロジック回路部
へのクロック供給を停止させることができるので、消費
電力を削減することができる。
路装置によると、マイクロコンピュータからの制御信号
に基づきロジック回路部へのクロックの供給又は停止を
行なうクロック制御回路部を備えているため、ロジック
回路部を動作させる必要がない場合にはロジック回路部
へのクロック供給を停止させることができるので、消費
電力を削減することができる。
【００４３】さらに、請求項３の発明に係る半導体集積
回路によると、マイクロコンピュータからの制御信号に
基づき当該マイクロコンピュータ及び回路ブロックに供
給される電源電圧の値を切り換える定電圧回路を備えて
いるため、低電圧で動作が可能な動作モードになると、
マイクロコンピュータ及び回路ブロックに供給される電
源電圧の値が引き下げられるので、前記同様に消費電力
を削減することができる。
回路によると、マイクロコンピュータからの制御信号に
基づき当該マイクロコンピュータ及び回路ブロックに供
給される電源電圧の値を切り換える定電圧回路を備えて
いるため、低電圧で動作が可能な動作モードになると、
マイクロコンピュータ及び回路ブロックに供給される電
源電圧の値が引き下げられるので、前記同様に消費電力
を削減することができる。
【図１】本発明の第１実施例に係る半導体集積回路装置
のブロック構成図である。
のブロック構成図である。
【図２】本発明の第２実施例に係る半導体集積回路装置
のブロック構成図である。
のブロック構成図である。
【図３】本発明の第３実施例に係る半導体集積回路装置
のブロック構成図である。
のブロック構成図である。
【図４】従来の半導体集積回路装置のブロック構成図で
ある。
ある。
１…半導体集積回路装置
２…マイクロコンピュータ
３…アナログ回路部
４…ロジック回路部
５…クロック発生回路
６…電源ライン
７…信号ライン
１０…電源制御回路部
１１、１７、２２…制御ライン
１２…トランジスタ
１３…ドレイン
１４…ソース
１５…ゲート
１６…クロック制御回路部
２０…定電圧回路部
２１…定電圧ライン
Claims (3)
- 【請求項１】 マイクロコンピュータと、アナログ回
路部と、該アナログ回路部の電源回路に設けられ前記マ
イクロコンピュータからの制御信号に基づき当該アナロ
グ回路部への電源の供給又は停止を行なう電源制御回路
部とを備え、これらマイクロコンピュータ、アナログ回
路部及び電源制御回路部が１つのチップに集積されてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】 マイクロコンピュータと、ロジック回
路部と、該ロジック回路部のクロック回路に設けられ前
記マイクロコンピュータからの制御信号に基づき当該ロ
ジック回路部へのクロックの供給又は停止を行なうクロ
ック制御回路部とを備え、これらマイクロコンピュータ
、ロジック回路部及びクロック制御回路部が１つのチッ
プに集積されていることを特徴とする半導体集積回路装
置。 - 【請求項３】 マイクロコンピュータと、アナログ回
路部やロジック回路部等よりなる回路ブロックと、前記
マイクロコンピュータ及び回路ブロックの電源回路に設
けられ前記マイクロコンピュータからの制御信号に基づ
き当該マイクロコンピュータ及び回路ブロックに供給さ
れる電源電圧の値を切り換える定電圧回路とを備え、こ
れらマイクロコンピュータ、回路ブロック及び定電圧回
路が１つのチップに集積されていることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003897A JPH04296918A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003897A JPH04296918A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04296918A true JPH04296918A (ja) | 1992-10-21 |
Family
ID=11569978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003897A Pending JPH04296918A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04296918A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
| WO2001071884A3 (en) * | 2000-03-23 | 2002-06-27 | Intel Corp | Integrated circuit having various operational modes |
| WO2003010821A1 (fr) * | 2001-07-23 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteur |
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|---|---|---|---|---|
| JPH01260466A (ja) * | 1988-04-12 | 1989-10-17 | Canon Inc | 画像形成装置 |
| JPH0256622A (ja) * | 1988-08-23 | 1990-02-26 | Toshiba Corp | 情報処理装置 |
| JPH02287716A (ja) * | 1989-04-28 | 1990-11-27 | Seiko Epson Corp | 内蔵モデム電源制御装置 |
-
1991
- 1991-01-17 JP JP3003897A patent/JPH04296918A/ja active Pending
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| US7084439B2 (en) | 2001-07-23 | 2006-08-01 | Niigata Seimitsu Co., Ltd. | Integrated circuit with reduced analog coupling noise |
| US7211841B2 (en) | 2001-07-23 | 2007-05-01 | Niigata Seimitsu Co., Ltd. | Integrated circuit with reduced analog coupling noise |
| US7355219B2 (en) | 2001-07-23 | 2008-04-08 | Niigata Seimitsu Co., Ltd. | Integrated circuit with reduced coupling noise |
| KR100864639B1 (ko) * | 2001-07-23 | 2008-10-23 | 니이가타세이미츠 가부시키가이샤 | 반도체 집적 회로 |
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