JPH01300266A - 画像形成装置用ｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、画像形成装置用ＩＣに関するものである。

〔従来の技術〕

従来の画像形成装置、例えば、複写機、プリンタの制御
装置は、モータ、ソレノイド等の負荷や、低圧、露光・
帯電用電源回路をオン／オフ１１Ｊ御するシーケンスコ
ントローラ回路と、面記低圧、露光・帯電用電源回路と
を別々のポートに形成してあったから、装置を開学化す
るには限界があった。

このような問題点を解決する方法として、低圧露光帯電
用電源回路の安定化制御を、検知された電源回路の出力
′１電圧をＡ／Ｄ変換してシーケンスコントローラ制御
用マイクロコンピュータに人力し、このマイクロコンピ
ュータのプログラム■］御の結果に応してパルス幅制御
する方法か提案されている。これによれば、装置を筒ｌ
ｉｔ化することはできるが、次のような問題点かあり、
実現化に至っていなかった。

（イ）高速応答、高開度の出力を得ることができる高速
処理のマイクロコンピュータと高速、高開度のＡ／Ｄコ
ンバータとが必要になるから、コストか高くなるととも
に、プログラムか繁雑になる。

（ロ）マイクロコンピュータの周辺回路、例えば、ドラ
イバ回路、レベル変換回路等のアナログ回路は、同一チ
ップ上に集積されず、ディスクリートのままであるから
、そわ稈、小形化、筒！ｒ化にならない。

この問題点を解決する方法として、次のような方７人か
提案されている。すなわち、マイクロコンピュータと、
その周辺のメモリ、タイマ等のデジタル回路と、オペア
ンプ、ＰＷＭ回路、マルチプレクサ回路等のアナログ回
路とを、同一チップ上に集積し、かつ、各８電源の安定
化は集積されたオペアンプにより自動制御方式で行ない
、電源のオン／オフ制御、出力レベルの切り換えおよび
モータ、ソレノイド等のシーケンス制御は、マイクロコ
ンピュータ内のプログラミング制御で行う方法か提案さ
れている。

〔発明か解決しようとする１課題〕 従来の画像形成装置は、汎用性を考慮してワンチップに
多くの機能を盛り込むと、チップ面積が大きくなるとと
もに、チップのコストが高くなるという問題点があった
。

それ故機能的には最低限の機能だけを盛り込むことで、
コスト的なメリットを追；拉したものになっている。そ
のため、逆に、高機能のプリンタに対しては足りない機
能かあり、汎用性に欠けていた。

この発明は、Ｆ記のような問題点を解決するためになさ
れたもので、低度な制御から高度の制御までをカバーで
きる画像形成装置用ＩＣを得ることを［１的とする。

〔課題を解決するための手段〕

上記目的を達成するため、本発明では、画像形成用ＩＣ
をつぎのように構成する。

即ち、画像形成装置のシーケンス制御用マイクロコンピ
ュータ及びその周辺のディジタル回路と、前記画像形成
装置のプロセス手段の電源の安定化制御を行うアナログ
回路とを同一チップ上に集積するとともに、別のプロセ
ッサに対し、少くとも片方向のデータの通信を可能にな
るようにする。

〔作用〕

この構成により、低度な制御から高度な制御までをカバ
ーできるようになる。

〔実施例〕

第１図ないし第３図はこの発明の第１の実施例を示す。

（！チップＩＣの構成回路） 第１図において、−点鎖線で囲んだ部分はワンチップ集
積回路を示し、この集積回路は低消費電力の目的で、Ｃ
ＭＯＳプロセスで形成されている。

ＱｌはＣＰＵコア、メモリ、内部バスを有する部分であ
る。前記ＣＰＵは後述する入力回路Ｂに接続したセンサ
の出力を検出して出力ボートに接続しであるモータ、ソ
レノイド等をＣＰＵのプログラムメモリに予め記憶され
た手順に従ってオン／オフ制御するものである。

また、前記ＣＰＵはセンサ出力に異常かあった場合、後
述するオペアンプＱ３の入力端子に接続されたＦＥＴを
オンさせて２４ｖ電源をＯｖにし、モータ、ソレノイド
や露光、帯電電源を同時に遮断するものである。

さらに、前記ＣＰＵは定着ヒータや露光ランプの異常昇
温や動作の異常か検知された場合、トランジスタＴｒ３
、Ｔｒ４を導通させて外部コンデンサＣ９を充電し、ラ
イン７に源遮断後も、所定時間以上、異常検知モードを
保持するものである。

また、ＣＰＵは後述するコンパレータＱ４からスタート
パルスの発生が開始されてから受は取るまでの時間をデ
ジタル信号として計数するものである。

Ｑ２〜Ｑｌｌはオペアンプまたはコンパレータである。

前記コンパレータＱ２は後述する定電圧回路Ｑ２３によ
り得られる基準電圧と、コイルＬ１とコンデンサＣ１０
の接続点で１！すられる５ｖ出力とを比較し、比較結果
に応じてトランジスタＴｒ６の通電比率を変化させるも
のてあり、また、チップ外に設けたトランジスタＴｒ５
、Ｔｒ６、コイルし１、コンデンサＣＩＯとともに、本
チップへの供給電源（＋５Ｖ）の自助式スイッチングレ
ギュレータを構成する。

前記オペアンプＱ３はモータやソレノイド等の駆動デバ
イスや露光、現像、帯電等の電源に供給する２４ｖ電源
の安定化制御の為の誤差増幅器として用いられ、コンバ
ータトランスＴ２１の２４ｖ巻線の整梳平滑出力と前記
安定回路Ｑ２３の出力と比較し、比較結果に応じて前記
フォトカブラＰＣＩの電流を制御するものである。

１１η記コンパレータＱ４はオペアンプＱ５からのラン
プパルスとアナログマルチプレクサＱ１２により選択さ
れたアナログ人力を比較し、比較結果に応じてストップ
パルスを発生させるものである。

＋ｉ７ｒ記オペアンプＱ５は外部接続したコンデンサと
ともに積分回路を構成し、ＣＰＵからのスタートイ、）
号によってトランジスタＴｒ４が遮断されたとき、ラン
プパルスを出力するものである。

前記コンパレータＱ４、オペアンプＱ５、ＦＥＴ　　Ｔ
ｒ４によりＣＰＵのプログラム制御下でＡ／Ｄコンバー
タを構成する。

＋ｔｒｔ記オペアンプＱ６は前記蛍光灯光量検知用フォ
トタイオートの出力検出用に用いられている。

前記オペアンプＱ７、Ｑ８はそれぞれＤ／Ａ出力と、逆
極性入力端子に加えられた帯電用出力の負荷電流、現像
用直流バイアス出力の検出電圧とを比較し、比較結果を
ＰＷＭ回路Ｑ１５、Ｑ１６に加え、それぞわのコンバー
タトランスの通電時間を制御するものである。

Ｑ１２はアナログマルチプレクサ回路で、内部パスライ
ンを介してＣＰＵにより制御され、濃度調整用ホリーム
ＶＲＩの設定電圧、図示されていない定着ローラの温度
検出用サーミスタの電圧、蛍光灯の光量検知用のフォト
ダイオードの検知出力を選択するものである。Ｑ１３は
アナログマルチプレクサ回路である。

Ｑ１４〜Ｑ１６はＰＷＭ　（ｐｕｌｓｅ　ｗｉｄｔｈ　
ｍｏｄｕｌａＬｉｏｎ）回路で、前記ＰＷＭ回路Ｑ１４
は後述するタイマカウンタＱ１７の出力に応じてパルス
幅制御して蛍光灯の通電比率を変換するものである。

Ｑ１７はタイマカウンタて、ＣＰＵのプログラミング制
御下で、Ｄ／Ａコンバータを構成する。

このタイマカウンタＱ１７の出力は外部の抵抗Ｒ１とコ
ンデンサＣ２により構成された積分回路により平滑され
、アナログ出力に変換される。このアナログ出力は、ア
ナログマルチプレクサＱ１３により、複数チャンネルに
分配され、各々の出力電圧をコンデンサＣ３〜Ｃ５に充
電し保持する。

このタイマカウンタＱ１７の出力は、帯電用高圧の出力
の切り換え、現像用直流バイアス出力の切り換え、蛍光
灯の光量の切り換えに用いられる。

タイマカウンタＱ１７のパルス幅はＣＰＵのプロクラミ
ンクによって制御されるようになっている。

Ｑ１８はタイマカウンタで、現像バイアス用交流信号を
発生させるものである。この周波数の設定およびオン／
オフ制御はＣＰＵによって制御される。Ｑ１９はＬ　Ｃ
Ｄ　（ｌｉｑｕｉｄ　ｃｒｙｓｔａｌ　ｄｉｓｐｌａｙ
）トライバで、外部に接続されるＬＣＤ表示器を駆動す
るものである。Ｑ２０はシリアルＩ１０で、外部機器、
例えば、工場、市場での調整、検査を行なうためのチエ
ッカ−１ＡＤＦ、ＤＦ、枚数カウンタ等のアプリケーシ
ョン機器との通信を行なうものである。Ｑ２１はリセッ
ト回路で、電源没入時、５■電源の立ち上りタイミング
を検出してＣＰＵをリセットするものである。Ｑ２２は
ウォッチドッグタイマ回路で、プログラミングによって
発生する繰り返し信号の異常を検知したとき、ｎｉ７記
リセすト回路Ｑ２１からリセットパルスを出力させるも
のである。Ｑ２３は定電圧回路で、定電流駆動されたＣ
ＭＯ５ｈランジスタのケート−ソース間の電圧をシリー
ズに接続して基１電圧を出力するものである。この出力
は前記ＣＰＵコアの電源を含むチップ内のバイアス電源
として供給される。

（スイッチング電源回路） 前記自励式スイッチングレギュレータに第２図に示すス
イッチング電源回路か接続しである。このスイッチング
電源回路は、スイッチ５Ｗ２１、ノイズフィルタ１０１
、整流平滑回路１０２、レギュレータ回路１０３、補助
電源回路１０４、トランジスタＴｒｌＯ１、フォトカブ
ラＰｃｔ、コンハータトランスＴ２ｆを有する。

前記レギュレータ回路１０３はフォトカブラＰｃｔで光
７「変換された出力に応じて、内部のＰＷＭ回路により
パルス幅制御してコンバータトランスＴ２１の１次側の
スイッチング用ＦＥＴＴｒｌＯ１の通電比率を変え、２
４ｖ出力（２４ｖ　　０ＵＴ）を安定化するものである
。前記コンバータトランスＴ２１の巻数比は２４ｖを給
電されるテバイスの広範囲の負荷変動に対して５Ｖ人力
が６ｖ〜７ｖに確保されるように設定しである。この５
ｖ人力は前記自励式スイッチングレギュレータにより安
定化されるので、変換効率を低下させることなく人力お
よび負荷変動に対して安定化される。

コンバータトランスＴ２１の５ｖ供絵巻線の整流平滑出
力は、トランジスタＴｒ６のエミッタに印加され、整流
平滑出力の一部は抵抗Ｒ４０を介して本チップ内の定電
圧回路Ｑ２３に印加されている。

人力ボートには、入力回路（制御回路）Ｂが接続されて
おり、この入力回路Ｂに外部プロセッサＰか接続さねて
いる。この外部プロセッサＰは前記Ｑ１と人力回路Ｂを
介してデータ通信が１１丁能である。

（入力回路） 第３図において、ＱＢ−１は人力選択回路で、入力Ａと
人力Ｂを前記Ｑ１の出力ボートの１ビツトから出力され
る５ＥＬＥＣＴｆ３号により切り換えるものである。常
時は、５ＥＬＥＣＴ１３号のレベルはハイレベルで、人
力Ａか選択されている。この人力Ａにはプリントシーケ
ンスを行なうための各種センサからの信号か人力され、
この出力は前記Ｑ１の人力ボートに人力されている。５
ＥＬＥＣＴ信号のレベルをローレベルにした場合は、入
力Ｂか選択され、選択された入力Ｂに人力される！Ａ号
がＱｌに出力される。

ＱＢ−２はラッチで、外部プロセッサＰのデータバスを
人力とし、この出力は前記入力選択回路ＱＢ−１の人力
Ｂに人力されるとともに、後述するインバート人力ＮＡ
ＮＤ　　ＱＢ−４に入力されている。

ＱＢ−３はクリアパルス発生回路、具体的に言えば、ワ
ンショットマルチ、シフトレジスタ、Ｄラッチ等であり
、補記５ＥＬＥＣＴ信号の立ち上りエツジに同期してク
リアパルスを発生し、クリアパルスをラッチＱＢ−２の
ＣＬＲ端子に入力するものである。

ＱＢ−４はインバート入力ＮＡＮＤで、ラッチＱＢ−２
の出力を演算し、信号ＲＥＡ蒔７を発生するものである
。

次に、第４図に示すフローチャートに基づき動作を説明
する。

Ｑｌからの信号５ＥＬＥＣＴのレベルがハイレベル（Ｈ
）からローレベル（Ｌ）になると（Ｓ−１）、入力選択
回路ＱＢ−１の人力Ｂが選択され（Ｓ−２）、ラッチＱ
Ｂ−２の出力が読み込まわる（Ｓ−３）。ついで、信号
５ＥＬＥＣＴのレベルがＨに戻ると（Ｓ−４）、クリア
パルス発生回路ＱＢ−３からクリアパルスが発生され、
このクリアパルスによりラッチＱＢ−２がクリアされ（
Ｓ−５）、ラッチＱＢ−２の出力データは０（データＯ
はＮＵＬＬ　（何の動作も行なわない）とする）になる
。同時に、ＮＡＮＤ　　Ｑ　Ｂ　−４から出力される信
号ＲＥＡＤＹのレベルかＬになって（Ｓ−６）、アクテ
ィブになる。すると、外部プロセッサＰによりデータ（
コマンド）がデータバスにセットされ（Ｓ−７）、信号
Ｃ８がアクティブにされる（Ｓ−Ｓ）。このとき、ラッ
チＱＢ−２はａｃｔｉｖｅ　ｓｌｏ冑のロジックを用い
ているから、ラッチＱＢ−２の出力Ｑのうち少なくとも
１ビツトが反転され、信号ＲＥＡＤＹのレベルがＨに反
転される（Ｓ−９）。このようにレベルがＨに反転され
ると、すなわち、データがＱｌに受は付けられると、信
号Ｃ５はノンアクティブになり（Ｓ−１０）、次に信号
ＲＥＡＤＹがアクティブになるまで、外部プロセッサＰ
によりそれ以上のデータのセットは行なわわない。

以上のように、Ｑｌは外部プロセッサＰに対してスレー
ブプロセッサとして動作する。

ＬＢＰ等におけるプリントの場合を例にとると、プリン
トはホストコンピュータとの交信やレーザダイオードの
制御などを外部プロセッサで行ない、データとして動作
許可フラッグ等を入力回路Ｂを通してＱｌに通知し、プ
リントシーケンスをスタートさせることで行なうことが
できる。

このようにすると、外部プロセッサはプリントシーケン
ス処理を行なわないため、高度な機能を発揮できる。ま
た、同様の動作を１個のＣＰＵにより行なう場合は、か
なり高機能のマイクロプロセッサが必要になるが、この
実施例の場合は、プリントシーケンス制御をＱｌのみに
より行なうようにしたから、外部プロセッサは比較的低
機能であっても良い。

第５図は第２の実施例の要部ブロック図を示す。図にお
いて、Ｑｌは第１図と同一部分を示す。ＱＣ−１〜ＱＣ
−４はラッチ（拡張回路）で、不図示の紙センサ、原稿
台センサ、キーセンサ等を接続したＱｌの人出力ボート
に接続され、前記外部プロセッサＰを接続するバスを有
するものである。

この実施例の画像形成装置用ＩＣは、複数のボートを比
較的低速のボートと高速のボートに分けるとともに、分
けたボートを同じラッチにまとめてあり、常時は、高速
ボートかセレクトされている。

また、この実施例の画像形成装置用ＩＣは、ＣＰＵコア
、その周辺およびその他の多くの機能を集積したＩＣを
用いていて、ＣＰＵコアには多くの信号の入出力かある
か、ウォッチドッグタイマのボートを使用することで、
入出力の数を増加することができるから、ポート数が増
加しても、柔軟に対応することができる。

上記のように、ウォッチドッグタイマのボートを使用し
た場合、ウォッチドッグタイマのルーチンでは、出力ボ
ートに出力される情報を退避させ、その後、ウォッチド
ッグタイマ用のボートのレベルをローレベルにし、出力
ボートにはあるメモリの内容を送出し、人力ボートの情
報を特定のメモリに書き込み、ウォッチドッグタイマ用
ボートのレベルをハイレベルにすると同時に、出力ボー
トのレベルを元に戻し、通常のルーチンにリターンさせ
る。このようにすると、ウォッチドッグタイマのアクセ
ス時間ごとに、例えば１０ｍｓごとに、人出力かできる
ため、比較的低速の人出力かポート数を増加することな
く可能になる。

なお、この実施例ではウォッチドッグタイマ用のボート
を使用する例を説明したが、出力ボートから信号５ＥＬ
ＥＣＴを出力するようにしても良い。

また、もっと低速のデータ交信は、パラレルボートを使
用することによりできるが、チップに用、０されている
シリアルＩ１０ボートを用いることも可能である。

〔発明の効果〕

以上説明したように、この発明によれば、低度の制御か
ら高度の制御までをカバーできる画像形成装置用ＩＣを
得ることができるという効果がある。

【図面の簡単な説明】

第１図ないし第３図はこの発明の第１の実施例を示すブ
ロック図で、第１図はＣＰＵコア等とその周辺回路を示
すブロック図、第２図はスイッチング電源回路図、第３
図は第１図に示す入力回路の構成図である。第４図は動
作フローチャート、第５図はこの発明の第２の実施例の
要部ブロック図である。 Ｑ　１−・・・・・ＣＰＵコア、メモリ、内部バス等 Ｑ２〜Ｑ　１１−・・・・・オペアンプまたはコンパレ
ータ Ｑｌ２、Ｑｌ３−・・・・・アナログマルチプレクサ回
路Ｑ１４〜Ｑ１６−・・・・・ＰＷＭ回路Ｑ１７、Ｑｌ
８−−−−−・タイマカウンタＢ・・・・・・入力回路 Ｐ・・・・・・外部プロセッサ

Claims (1)

【特許請求の範囲】
1. 　画像形成装置のシーケンス制御用マイクロコンピュー
   タ及びその周辺のディジタル回路と、前記画像形成装置
   のプロセス手段の電源の安定化制御を行うアナログ回路
   とを同一チップ上に集積するとともに、別のプロセッサ
   に対し少くとも片方向のデータの通信を可能にしたこと
   を特徴とする画像形成装置用ＩＣ。