JP3023680B2 - Ｐｗｍ制御装置 - Google Patents
Ｐｗｍ制御装置Info
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- JP3023680B2 JP3023680B2 JP63153542A JP15354288A JP3023680B2 JP 3023680 B2 JP3023680 B2 JP 3023680B2 JP 63153542 A JP63153542 A JP 63153542A JP 15354288 A JP15354288 A JP 15354288A JP 3023680 B2 JP3023680 B2 JP 3023680B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機，プリンタなどの低圧，高圧電源を
制御するPWM（パルス幅変調）制御装置に関するもので
ある。
制御するPWM（パルス幅変調）制御装置に関するもので
ある。
第６図は従来のPWM制御装置の要部を示す回路構成図
である。この制御装置は、出力電圧の検出値と基準とな
る設定値とを比較して増幅する誤差増幅器１及び発振器
２を備えており、ダイオードD1を通して上記出力電圧の
制御レベルとなる直流レベル（S1）が得られる。また、
発振器２は、抵抗R1とコンデンサC1で周波数が決定され
た三角波信号（S2）を出力し、この信号（S2）が上記直
流レベル（S1）とコンパレータ３で比較される。そし
て、このコンパレータ３の出力（S3）によりスイッチン
グ素子が駆動（ON,OFF）され、電源の出力電圧が制御さ
れる。その際、抵抗R2,R3によりPWMのデューティ（Dut
y）の最大値が決定される。第７図は上述の各出力波形
を示したものである。なお、図中、D2はダイオード、R4
は抵抗である。
である。この制御装置は、出力電圧の検出値と基準とな
る設定値とを比較して増幅する誤差増幅器１及び発振器
２を備えており、ダイオードD1を通して上記出力電圧の
制御レベルとなる直流レベル（S1）が得られる。また、
発振器２は、抵抗R1とコンデンサC1で周波数が決定され
た三角波信号（S2）を出力し、この信号（S2）が上記直
流レベル（S1）とコンパレータ３で比較される。そし
て、このコンパレータ３の出力（S3）によりスイッチン
グ素子が駆動（ON,OFF）され、電源の出力電圧が制御さ
れる。その際、抵抗R2,R3によりPWMのデューティ（Dut
y）の最大値が決定される。第７図は上述の各出力波形
を示したものである。なお、図中、D2はダイオード、R4
は抵抗である。
しかしながら、上記のようなPWM制御装置にあって
は、発振器２から出力される制御用の三角波信号（S2）
がアナログ信号であるため、ノイズによる波形の乱れが
多く、従って周波数精度が悪く、三角波の上限値及び下
限値の精度も悪くなるので、デューティ比設定の誤差が
大きいという問題点があった。
は、発振器２から出力される制御用の三角波信号（S2）
がアナログ信号であるため、ノイズによる波形の乱れが
多く、従って周波数精度が悪く、三角波の上限値及び下
限値の精度も悪くなるので、デューティ比設定の誤差が
大きいという問題点があった。
本発明は、このような問題点に着目してなされたもの
で、ノイズの影響が小さく、周波数精度が高く、またデ
ューティ比設定の誤差が小さいPWM制御装置を提供する
ものである。
で、ノイズの影響が小さく、周波数精度が高く、またデ
ューティ比設定の誤差が小さいPWM制御装置を提供する
ものである。
本発明のPWM制御装置は、電源回路のスイッチング素
子をPWM信号によりオンオフ制御し、上記スイッチング
素子により駆動されるトランスの出力を上記PWM信号の
デューティー比により制御する電源回路に用いるPWM制
御装置において、第１の周波数の信号を発生する第１の
発生回路と、上記電源回路の出力値と基準値との大小関
係を繰り返し比較する第１のコンパレータと、上記第１
の発生回路からの信号に同期して所定範囲内でカウント
を行い、更に上記第１のコンパレータの比較結果に応じ
てアップカウント或いはダウンカウントが決定される第
１のカウンタと、上記第１の周波数よりも高い第２の周
波数の信号を発生する第２の発生回路と、上記第１のカ
ウンタのカウント値がロードされてカウント範囲が決定
され、上記第２の発生回路からの信号に同期してカウン
トを行う第２のカウンタと、上記第２のカウンタのカウ
ント値と予め決められた設定値との大小関係を比較し、
オフ幅とは独立して上記第１のカウンタからロードされ
たカウント値により決定されたカウント範囲をカウント
することにより決定されるオン幅のPWM信号を出力する
第２のコンパレータと、を有し、上記第２のコンパレー
タからのPWM信号により上記スイッチング素子をオンオ
フ制御するようにしたものである。
子をPWM信号によりオンオフ制御し、上記スイッチング
素子により駆動されるトランスの出力を上記PWM信号の
デューティー比により制御する電源回路に用いるPWM制
御装置において、第１の周波数の信号を発生する第１の
発生回路と、上記電源回路の出力値と基準値との大小関
係を繰り返し比較する第１のコンパレータと、上記第１
の発生回路からの信号に同期して所定範囲内でカウント
を行い、更に上記第１のコンパレータの比較結果に応じ
てアップカウント或いはダウンカウントが決定される第
１のカウンタと、上記第１の周波数よりも高い第２の周
波数の信号を発生する第２の発生回路と、上記第１のカ
ウンタのカウント値がロードされてカウント範囲が決定
され、上記第２の発生回路からの信号に同期してカウン
トを行う第２のカウンタと、上記第２のカウンタのカウ
ント値と予め決められた設定値との大小関係を比較し、
オフ幅とは独立して上記第１のカウンタからロードされ
たカウント値により決定されたカウント範囲をカウント
することにより決定されるオン幅のPWM信号を出力する
第２のコンパレータと、を有し、上記第２のコンパレー
タからのPWM信号により上記スイッチング素子をオンオ
フ制御するようにしたものである。
また、上記第２のコンパレータはオフ幅一定のPWM信
号を出力するようにしたものである。
号を出力するようにしたものである。
また、上記第１のコンパレータが比較する基準値を所
望の値に設定する基準値設定手段を有するようにしたも
のである。
望の値に設定する基準値設定手段を有するようにしたも
のである。
また、上記第２のコンパレータが比較する設定値を所
望の値に設定することによりPWM信号のオフ幅を設定す
るオフ幅設定手段を有するようにしたものである。
望の値に設定することによりPWM信号のオフ幅を設定す
るオフ幅設定手段を有するようにしたものである。
また、上記第１、第２のコンパレータ及び上記第１、
第２のカウンタはCPU,ROM,RAM等と共に同一チップ上に
形成されるようにしたものである。
第２のカウンタはCPU,ROM,RAM等と共に同一チップ上に
形成されるようにしたものである。
本発明のPWM制御装置においては、制御用の信号を出
力するコンパレータ及びカウンタ等がディジタル回路で
構成されるので、ノイズに強く、また発振器をセラミッ
ク、水晶などの発振素子を用いて構成できるので周波数
精度が高く、デューティ比設定誤差も小さい。
力するコンパレータ及びカウンタ等がディジタル回路で
構成されるので、ノイズに強く、また発振器をセラミッ
ク、水晶などの発振素子を用いて構成できるので周波数
精度が高く、デューティ比設定誤差も小さい。
第１図は本発明の第１実施例を示す回路図である。図
において、外部回路は電圧共振型のコンバータを構成し
ている。11は外部回路の電源トランスＴの出力値を基準
値と比較するコンパレータ、12はラッチ、13はコンパレ
ータ11の出力に応じて所定値範囲内でカウント値が変化
するアップ／ダウンカウンタ、14はそのアップ／ダウン
カウンタ13のカウント値をカウントするカウンタ、15は
カウンタ14のカウント値と設定値の大小とを比較するデ
ィジタルコンパレータで、あらかじめ定められた比較の
データが入力される。16はアップ／ダウンカウンタ13の
最大カウント値を検知する最大値検知回路、17はアップ
／ダウンカウンタ13の最小カウント値を検知する最小値
検知回路、18はこれらの検知回路16,17及びラッチ12の
出力に応じてアップ／ダウンカウンタ13のゲートを制御
するゲート選択回路、19,20はセラミック，水晶などの
発振素子を用いた発振器（OSC）、21はカウンタ14のカ
ウント終了を検知するカウント終了検知回路、Ｅはトラ
ンスＴの直流電源、Ｑは上記ディジタルコンパレータ15
の出力によりPWM制御されるスイッチグ素子で、このON,
OFFによりトランスＴが駆動し、出力電圧Ｖが発生す
る。なお、図中R11,R12は抵抗、D11,D12はダイオード、
C11,C12はコンデンサである。
において、外部回路は電圧共振型のコンバータを構成し
ている。11は外部回路の電源トランスＴの出力値を基準
値と比較するコンパレータ、12はラッチ、13はコンパレ
ータ11の出力に応じて所定値範囲内でカウント値が変化
するアップ／ダウンカウンタ、14はそのアップ／ダウン
カウンタ13のカウント値をカウントするカウンタ、15は
カウンタ14のカウント値と設定値の大小とを比較するデ
ィジタルコンパレータで、あらかじめ定められた比較の
データが入力される。16はアップ／ダウンカウンタ13の
最大カウント値を検知する最大値検知回路、17はアップ
／ダウンカウンタ13の最小カウント値を検知する最小値
検知回路、18はこれらの検知回路16,17及びラッチ12の
出力に応じてアップ／ダウンカウンタ13のゲートを制御
するゲート選択回路、19,20はセラミック，水晶などの
発振素子を用いた発振器（OSC）、21はカウンタ14のカ
ウント終了を検知するカウント終了検知回路、Ｅはトラ
ンスＴの直流電源、Ｑは上記ディジタルコンパレータ15
の出力によりPWM制御されるスイッチグ素子で、このON,
OFFによりトランスＴが駆動し、出力電圧Ｖが発生す
る。なお、図中R11,R12は抵抗、D11,D12はダイオード、
C11,C12はコンデンサである。
次に動作について説明する。
トランスＴから得られたAC出力は、ダイオードD12で
整流され、コンデンサC12で平滑される。平滑された直
流出力は、抵抗R11,R12で分圧され、コンパレータ11で
基準値と比較される。このコンパレータ11の出力はラッ
チ12でラッチされる。ここで、アップ／ダウンカウンタ
13は、ラッチ12の出力がＨ（高レベル）のときアップカ
ウンタに、ラッチ12の出力がＬ（低レベル）のときダウ
ンカウンタになる。また、ゲート選択回路18は、最大値
検知回路16により最大カウント値が検知されかつラッチ
12の出力がＨのときと、最小値回路17により最小カウン
ト値が検知されかつラッチ12の出力がＬのとき、アップ
／ダウンカウンタ13のカウントゲートを閉じ、カウント
動作を停止させる。このとき、発振器19はラッチ12とア
ップ／ダウンカウンタ13に駆動用クロックを与えてい
る。
整流され、コンデンサC12で平滑される。平滑された直
流出力は、抵抗R11,R12で分圧され、コンパレータ11で
基準値と比較される。このコンパレータ11の出力はラッ
チ12でラッチされる。ここで、アップ／ダウンカウンタ
13は、ラッチ12の出力がＨ（高レベル）のときアップカ
ウンタに、ラッチ12の出力がＬ（低レベル）のときダウ
ンカウンタになる。また、ゲート選択回路18は、最大値
検知回路16により最大カウント値が検知されかつラッチ
12の出力がＨのときと、最小値回路17により最小カウン
ト値が検知されかつラッチ12の出力がＬのとき、アップ
／ダウンカウンタ13のカウントゲートを閉じ、カウント
動作を停止させる。このとき、発振器19はラッチ12とア
ップ／ダウンカウンタ13に駆動用クロックを与えてい
る。
すなわち、コンデンサC12の両端の電圧Ｖが小さいと
きには、アップ／ダウンカウンタ13の値を発振器19のタ
イミングでカウントアップして行き、上限（カウント値
最大検知）に達したときにカウントを停止し、電圧Ｖが
大きいときに、アップ／ダウンカウンタ13に値を発振器
19のタイミングでカウントダウンして行き、下限（カウ
ント値最小検知）に達したときにカウントを停止する。
そして、上記電圧Ｖと基準値との比較結果に応じて、ア
ップ／ダウンカウンタ13のカウント値が上下する。
きには、アップ／ダウンカウンタ13の値を発振器19のタ
イミングでカウントアップして行き、上限（カウント値
最大検知）に達したときにカウントを停止し、電圧Ｖが
大きいときに、アップ／ダウンカウンタ13に値を発振器
19のタイミングでカウントダウンして行き、下限（カウ
ント値最小検知）に達したときにカウントを停止する。
そして、上記電圧Ｖと基準値との比較結果に応じて、ア
ップ／ダウンカウンタ13のカウント値が上下する。
また、カウンタ14は、発振器20のクロックでカウント
ダウンする。そして、カウント終了検知回路21がカウン
タ14の値が０であることを検知すると、その検知したタ
イミングでカウンタ14にアップ／ダウンカウンタ13の値
がリードされる。ディジタルコンパレータ15は、カウン
タ14のデータと所定の比較データの大小とを比較する。
ダウンする。そして、カウント終了検知回路21がカウン
タ14の値が０であることを検知すると、その検知したタ
イミングでカウンタ14にアップ／ダウンカウンタ13の値
がリードされる。ディジタルコンパレータ15は、カウン
タ14のデータと所定の比較データの大小とを比較する。
すなわちカウンタ14がカウントし、所定の比較データ
に達するまではコンパレータ15はＨ（高レベル）とな
り、所定の比較データに達するとコンパレータ15はＬ
（低レベル）となる。さらにカウンタ14がカウントを続
け、０となりアップダウンカウンタ13の値をリードする
ことにより、コンパレータ15の出力はＨ（高レベル）と
なる。
に達するまではコンパレータ15はＨ（高レベル）とな
り、所定の比較データに達するとコンパレータ15はＬ
（低レベル）となる。さらにカウンタ14がカウントを続
け、０となりアップダウンカウンタ13の値をリードする
ことにより、コンパレータ15の出力はＨ（高レベル）と
なる。
以上の動作により、コンパレータ15から生成されるパ
ルス出力はＬである時間が一定となるため、オフ幅一定
のPWM出力となる。その出力はスイッチング素子Ｑのベ
ースに与えられ、スイッチング素子ＱがOFF幅一定のPWM
波形信号で駆動される。このようにして、スイッチング
素子ＱをON,OFFすることにより、トランスＴを介して２
次側に所定の電力を給電することができる。
ルス出力はＬである時間が一定となるため、オフ幅一定
のPWM出力となる。その出力はスイッチング素子Ｑのベ
ースに与えられ、スイッチング素子ＱがOFF幅一定のPWM
波形信号で駆動される。このようにして、スイッチング
素子ＱをON,OFFすることにより、トランスＴを介して２
次側に所定の電力を給電することができる。
すなわち、カウンタ14とデジタルコンパレータ15で、
アップ／ダウンカウンタ13の値から所定のデータまでカ
ウントする期間はハイ、所定のデータから０までカウン
トする期間はローであるPWM信号を発生させ、アップ／
ダウンカウンタ13でPWM信号のハイ期間の幅（デューテ
ィー比）を変化させ、またコンパレータ11の出力でアッ
プ／ダウンカウンタ13のカウント値を変化させることに
より、出力電圧Ｖが小さいときはPWMのオン幅を広げ、
出力電圧Ｖが大きいときはPWMのオン幅を狭めることに
より、出力電圧Ｖを一定に制御している。
アップ／ダウンカウンタ13の値から所定のデータまでカ
ウントする期間はハイ、所定のデータから０までカウン
トする期間はローであるPWM信号を発生させ、アップ／
ダウンカウンタ13でPWM信号のハイ期間の幅（デューテ
ィー比）を変化させ、またコンパレータ11の出力でアッ
プ／ダウンカウンタ13のカウント値を変化させることに
より、出力電圧Ｖが小さいときはPWMのオン幅を広げ、
出力電圧Ｖが大きいときはPWMのオン幅を狭めることに
より、出力電圧Ｖを一定に制御している。
なお、カウンタ14のクロックの周波数は外部回路のス
イッチング素子Ｑのスイッチングの周期よりも当然十分
速くなければならない。また、外部回路の出力の変化に
対してアップ／ダウンカウンタ13のカウント値が応答す
るので、アップ／ダウンカウンタ13のクロックの周波数
はスイッチング素子Ｑのスイッチング周期と極端な差は
はない。従って、発振器20のクロックの周波数は発振器
19のクロックの周波数に比べて十分高い。
イッチング素子Ｑのスイッチングの周期よりも当然十分
速くなければならない。また、外部回路の出力の変化に
対してアップ／ダウンカウンタ13のカウント値が応答す
るので、アップ／ダウンカウンタ13のクロックの周波数
はスイッチング素子Ｑのスイッチング周期と極端な差は
はない。従って、発振器20のクロックの周波数は発振器
19のクロックの周波数に比べて十分高い。
第２図は本発明の第２実施例を示す図である。図中、
22はCPU、23はROM、24はRAM、25はCPU22で制御されるタ
イマ、26はシステムクロックゼネレータ、27はラッチ、
28はラッチ27の出力データをD/A（ディジタル／アナロ
グ）変換するD/A変換器で、これらはコンパレータ11、
アップ／ダウンカウンタ13、カウンタ14、ディジタルコ
ンパレータ15等の各回路と共に同一チップ上に形成され
ている。
22はCPU、23はROM、24はRAM、25はCPU22で制御されるタ
イマ、26はシステムクロックゼネレータ、27はラッチ、
28はラッチ27の出力データをD/A（ディジタル／アナロ
グ）変換するD/A変換器で、これらはコンパレータ11、
アップ／ダウンカウンタ13、カウンタ14、ディジタルコ
ンパレータ15等の各回路と共に同一チップ上に形成され
ている。
上記ROM23にはCPU22を動かすプログラム及び必要なデ
ータがあらかじめ記憶されており、CPU22の演算処理に
よって得られたデータはRAM24に記憶される。そして、C
PU22はROM23あるいはRAM24上のデータをラッチ27へ転送
し、ラッチ27のデータはD/A変換器28でD/A変換された
後、コンパレータ11に基準の電圧値として供給される。
すなわち、CPU22は、コンパレータ11の入力基準電圧を
設定し、出力電圧Ｖを任意に設定することができる。ま
た、このCPU22により、タイマを用いてD/A変換器28の出
力を所定の時間ごとに、目標設定値に近づけていくこと
ができ、これによりソフトスタート機能を持たせること
ができる。
ータがあらかじめ記憶されており、CPU22の演算処理に
よって得られたデータはRAM24に記憶される。そして、C
PU22はROM23あるいはRAM24上のデータをラッチ27へ転送
し、ラッチ27のデータはD/A変換器28でD/A変換された
後、コンパレータ11に基準の電圧値として供給される。
すなわち、CPU22は、コンパレータ11の入力基準電圧を
設定し、出力電圧Ｖを任意に設定することができる。ま
た、このCPU22により、タイマを用いてD/A変換器28の出
力を所定の時間ごとに、目標設定値に近づけていくこと
ができ、これによりソフトスタート機能を持たせること
ができる。
第３図は、本発明の第３実施例を示す図である。図
中、29,30はCPUバスに接続されたラッチ、31はラッチ29
とアップ／ダウンカウンタ13のデータを比較するコンパ
レータである。CPU22はROM23あるいはRAM24上のデータ
をラッチ30へ転送し、コンパレータ15はそのラッチ30と
カウンタ14のデータを比較してPWM出力を出す。このと
き、ラッチ30のデータにより、スイッチング素子ＱのOF
F時間が決定される。すなわち、CPU22により、トランス
T,コンデンサC11などの部品に依存する最適なOFF時間を
設定することができる。また、CPU22は、CPUバス，ラッ
チ30を介してコンパレータ15に最大値を送り、スイッチ
ング素子Ｑを常にOFFすることができる。同時に、CPU22
はROM23あるいはRAM24上のデータをラッチ29へ転送す
る。コンパレータ31はこのラッチ29からのデータとアッ
プ／ダウンカウンタ13のデータを比較し、アップ／ダウ
ンカウンタ13のデータがラッチ29からのデータと等しい
か大きいときはゲート選択回路18を通してアップ／ダウ
ンカウンタ13のカウントアップを禁止する。このコンパ
レータ31は一致回路であってもよい。すなわち、アップ
／ダウンカウンタ13の上限をCPU22によりラッチ29に送
られたデータで設定でき、コンパレータ15のON時間の最
大値もCPU22により設定でき、スイッチング素子Q12に対
し、最大のON時間を与えすぎて破壊する危険をなくする
ことができる。また、出力電圧Ｖの過電圧も防ぐことが
でき、更にCPU22によりコンパレータ31へのデータを所
定の時間ごとに設定値へ近づけていくことにより、ソフ
トスタート機能を持たせることができる。
中、29,30はCPUバスに接続されたラッチ、31はラッチ29
とアップ／ダウンカウンタ13のデータを比較するコンパ
レータである。CPU22はROM23あるいはRAM24上のデータ
をラッチ30へ転送し、コンパレータ15はそのラッチ30と
カウンタ14のデータを比較してPWM出力を出す。このと
き、ラッチ30のデータにより、スイッチング素子ＱのOF
F時間が決定される。すなわち、CPU22により、トランス
T,コンデンサC11などの部品に依存する最適なOFF時間を
設定することができる。また、CPU22は、CPUバス，ラッ
チ30を介してコンパレータ15に最大値を送り、スイッチ
ング素子Ｑを常にOFFすることができる。同時に、CPU22
はROM23あるいはRAM24上のデータをラッチ29へ転送す
る。コンパレータ31はこのラッチ29からのデータとアッ
プ／ダウンカウンタ13のデータを比較し、アップ／ダウ
ンカウンタ13のデータがラッチ29からのデータと等しい
か大きいときはゲート選択回路18を通してアップ／ダウ
ンカウンタ13のカウントアップを禁止する。このコンパ
レータ31は一致回路であってもよい。すなわち、アップ
／ダウンカウンタ13の上限をCPU22によりラッチ29に送
られたデータで設定でき、コンパレータ15のON時間の最
大値もCPU22により設定でき、スイッチング素子Q12に対
し、最大のON時間を与えすぎて破壊する危険をなくする
ことができる。また、出力電圧Ｖの過電圧も防ぐことが
でき、更にCPU22によりコンパレータ31へのデータを所
定の時間ごとに設定値へ近づけていくことにより、ソフ
トスタート機能を持たせることができる。
第４図は本発明の第４実施例を示す図である。この実
施例においては、ラッチ12,アップダウンカウンタ13の
クロック及びカウンタ14のクロックとして、システムク
ロックゼネレータ26の発振機の出力あるいはその分周ク
ロックを供給している。すなわち、余分な発振器を必要
とせず、CPU22と同期しているため、クロックによるノ
イズ，誤動作を軽減できると共に、CPU22によるデータ
転送時の同期がとれ、異常カウントを防ぐことができ
る。
施例においては、ラッチ12,アップダウンカウンタ13の
クロック及びカウンタ14のクロックとして、システムク
ロックゼネレータ26の発振機の出力あるいはその分周ク
ロックを供給している。すなわち、余分な発振器を必要
とせず、CPU22と同期しているため、クロックによるノ
イズ，誤動作を軽減できると共に、CPU22によるデータ
転送時の同期がとれ、異常カウントを防ぐことができ
る。
以上、各実施例について述べたが、本発明の制御装置
入は、従来装置と比較して以下のような種々の利点を有
している。すなわち、 （イ）カウンタでPWM制御回路を構成しているため、ノ
イズに強く、周波数，最大デューティの精度が高い。
入は、従来装置と比較して以下のような種々の利点を有
している。すなわち、 （イ）カウンタでPWM制御回路を構成しているため、ノ
イズに強く、周波数，最大デューティの精度が高い。
（ロ）また、周波数、最大デューティのバラツキが小さ
い。
い。
（ハ）周波数、デューティ比をディジタルデータで設定
できる。
できる。
（ニ）電源変動に強い。
（ホ）誤差増幅器、A/D変換機を必要とせず、コンパレ
ータのみで構成でき制御精度を高くできる。
ータのみで構成でき制御精度を高くできる。
（ヘ）ゲートアレイなどのディジタルIC化が可能であ
り、またマイクロコンピュータと同一チップ上に構成す
ることができる。
り、またマイクロコンピュータと同一チップ上に構成す
ることができる。
第５図は上記実施例で示したCPU22のデータ入力動作
を示すフローチャートである。前述のように、検出機な
ど各データが入力されると（ステップS1）、CPU22は演
算処理を行い（ステップS2）、その処理結果をRAM24に
記憶する（ステップS3）。そして、このRAM24に記憶さ
れたデータあるいはROM23に記憶されたデータを各ラッ
チに転送し（ステップS4）、そのデータをD/A変換した
後、各コンパレータ11あるいはディジタルコンパレータ
15に比較データとして入力させる。
を示すフローチャートである。前述のように、検出機な
ど各データが入力されると（ステップS1）、CPU22は演
算処理を行い（ステップS2）、その処理結果をRAM24に
記憶する（ステップS3）。そして、このRAM24に記憶さ
れたデータあるいはROM23に記憶されたデータを各ラッ
チに転送し（ステップS4）、そのデータをD/A変換した
後、各コンパレータ11あるいはディジタルコンパレータ
15に比較データとして入力させる。
以上のように、本発明によれば、制御用の信号を出力
するコンパレータ及びカウンタ等がディジタル回路で構
成されるので、ノイズの影響が小さく、周波数精度が高
くなると共に、デューティ比設定の誤差が小さくなると
いう効果があり、また、各回路をCPU,ROM,RAM,タイマ，
システムクロックゼネレータと共に同一チップ上に設け
ることができる効果がある。
するコンパレータ及びカウンタ等がディジタル回路で構
成されるので、ノイズの影響が小さく、周波数精度が高
くなると共に、デューティ比設定の誤差が小さくなると
いう効果があり、また、各回路をCPU,ROM,RAM,タイマ，
システムクロックゼネレータと共に同一チップ上に設け
ることができる効果がある。
第１図は本発明の第１実施例を示す回路構成図、第２図
は本発明の第２実施例を示す回路構成図、第３図は本発
明の第３実施例を示す回路構成図、第４図は本発明の第
４実施例を示す回路構成図、第５図はCPUのデータ入力
動作を示すフローチャート、第６図は従来のPWM制御装
置の要部を示す回路構成図、第７図は第６図の各部の出
力波形図である。 11……コンパレータ 13……アップ／ダウンカウンタ 14……カウンタ 15……ディジタルコンパレータ 19,20……発振器 22……CPU 23……ROM 24……RAM 25……タイマ 26……システムクロックゼネレータ 7,29,30……ラッチ 31……コンパレータ Ｔ……電源トランス Ｅ……直流電源 Ｑ……スイッチング素子
は本発明の第２実施例を示す回路構成図、第３図は本発
明の第３実施例を示す回路構成図、第４図は本発明の第
４実施例を示す回路構成図、第５図はCPUのデータ入力
動作を示すフローチャート、第６図は従来のPWM制御装
置の要部を示す回路構成図、第７図は第６図の各部の出
力波形図である。 11……コンパレータ 13……アップ／ダウンカウンタ 14……カウンタ 15……ディジタルコンパレータ 19,20……発振器 22……CPU 23……ROM 24……RAM 25……タイマ 26……システムクロックゼネレータ 7,29,30……ラッチ 31……コンパレータ Ｔ……電源トランス Ｅ……直流電源 Ｑ……スイッチング素子
Claims (5)
- 【請求項１】電源回路のスイッチング素子をPWM信号に
よりオンオフ制御し、上記スイッチング素子により駆動
されるトランスの出力を上記PWM信号のデューティー比
により制御する電源回路に用いるPWM制御装置におい
て、 第１の周波数の信号を発生する第１の発生回路と、 上記電源回路の出力値と基準値との大小関係を繰り返し
比較する第１のコンパレータと、 上記第１の発生回路からの信号に同期して所定範囲内で
カウントを行い、更に上記第１のコンパレータの比較結
果に応じてアップカウント或いはダウンカウントが決定
される第１のカウンタと、 上記第１の周波数よりも高い第２の周波数の信号を発生
する第２の発生回路と、 上記第１のカウンタのカウント値がロードされてカウン
ト範囲が決定され、上記第２の発生回路からの信号に同
期してカウントを行う第２のカウンタと、 上記第２のカウンタのカウント値と予め決められた設定
値との大小関係を比較し、オフ幅とは独立して上記第１
のカウンタからロードされたカウント値により決定され
たカウント範囲をカウントすることにより決定されるオ
ン幅のPWM信号を出力する第２のコンパレータと、を有
し、 上記第２のコンパレータからのPWM信号により上記スイ
ッチング素子をオンオフ制御することを特徴とするPWM
制御装置。 - 【請求項２】上記第２のコンパレータはオフ幅一定のPW
M信号を出力することを特徴とする請求項１記載のPWM制
御装置。 - 【請求項３】上記第１のコンパレータが比較する基準値
を所望の値に設定する基準値設定手段を有することを特
徴とする請求項１記載のPWM制御装置。 - 【請求項４】上記第２のコンパレータが比較する設定値
を所望の値に設定することによりPWM信号のオフ幅を設
定するオフ幅設定手段を有することを特徴とする請求項
２記載のPWM制御装置。 - 【請求項５】上記第１、第２のコンパレータ及び上記第
１、第２のカウンタはCPU,ROM,RAM等と共に同一チップ
上に形成されることを特徴とする請求項１記載のPWM制
御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153542A JP3023680B2 (ja) | 1988-06-23 | 1988-06-23 | Ｐｗｍ制御装置 |
| EP89106352A EP0337368B1 (en) | 1988-04-12 | 1989-04-11 | Controller |
| DE68929285T DE68929285T2 (de) | 1988-04-12 | 1989-04-11 | Steuerungsgerät |
| US07/925,425 US5414862A (en) | 1988-04-12 | 1992-08-10 | Apparatus for controlling a power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153542A JP3023680B2 (ja) | 1988-06-23 | 1988-06-23 | Ｐｗｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321722A JPH01321722A (ja) | 1989-12-27 |
| JP3023680B2 true JP3023680B2 (ja) | 2000-03-21 |
Family
ID=15564794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153542A Expired - Fee Related JP3023680B2 (ja) | 1988-04-12 | 1988-06-23 | Ｐｗｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023680B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3350010B2 (ja) | 1999-11-26 | 2002-11-25 | エヌイーシーマイクロシステム株式会社 | ３相パルス幅変調波形発生装置 |
| JP4720612B2 (ja) | 2005-07-12 | 2011-07-13 | ブラザー工業株式会社 | 電力供給装置及び画像形成装置 |
-
1988
- 1988-06-23 JP JP63153542A patent/JP3023680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01321722A (ja) | 1989-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |