JPH0298703A - 電源回路の制御装置 - Google Patents
電源回路の制御装置Info
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- JPH0298703A JPH0298703A JP63250778A JP25077888A JPH0298703A JP H0298703 A JPH0298703 A JP H0298703A JP 63250778 A JP63250778 A JP 63250778A JP 25077888 A JP25077888 A JP 25077888A JP H0298703 A JPH0298703 A JP H0298703A
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- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 229910052736 halogen Inorganic materials 0.000 description 5
- 150000002367 halogens Chemical class 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、複写機、プリンタ等の画像形成装置の制御に
好適な制御システムに関するものである。
好適な制御システムに関するものである。
従来、複写機、プリンタ等の画像形成装置においては、
プロセスのシーケンス制御手段としてマイクロコンピュ
ータを用いている。
プロセスのシーケンス制御手段としてマイクロコンピュ
ータを用いている。
このマイクロコンピュータは、各プロセスのタイミング
に従い、モータや露光用のランプル制御回路や帯電・現
像用の各高圧７「源等の各負荷に所定の出力に対応した
１３号を送っている。各負荷の中でも、高圧電源等では
、ＣＰＵの信号に応じて高圧電源内の制御回路で出力を
決定しており、露光用のランプ制御回路もランプのオン
・オフや所定光！ｌｌｌＩｍする為に独立した制御回路
を持ち合わせている。
に従い、モータや露光用のランプル制御回路や帯電・現
像用の各高圧７「源等の各負荷に所定の出力に対応した
１３号を送っている。各負荷の中でも、高圧電源等では
、ＣＰＵの信号に応じて高圧電源内の制御回路で出力を
決定しており、露光用のランプ制御回路もランプのオン
・オフや所定光！ｌｌｌＩｍする為に独立した制御回路
を持ち合わせている。
〔発明が解決しようとする。Ｊり
しかしながら、上述の従来例では、各負荷に独立した制
御回路を要する為、システムの構成が複雑になり、シス
テムの信頼性を向上させるのも難しく、システムの小型
化、低コスト化への対応も難しいという問題点があった
。
御回路を要する為、システムの構成が複雑になり、シス
テムの信頼性を向上させるのも難しく、システムの小型
化、低コスト化への対応も難しいという問題点があった
。
また、近年ＣＰＵで外部の負荷をも制御しようとする手
法も提案されてきてはいるが、ＣＰＵ内でのソフトウェ
ア制御となる為にＣＰＵの処理スピード等の影響を受け
、グロセス制御と負荷制御との両者の制御の為にＣＰＵ
内のソフトウェアの負担が大きくなり、システム全体で
の処理時間が長くなるので、システム構成には十分の検
討を要していた。
法も提案されてきてはいるが、ＣＰＵ内でのソフトウェ
ア制御となる為にＣＰＵの処理スピード等の影響を受け
、グロセス制御と負荷制御との両者の制御の為にＣＰＵ
内のソフトウェアの負担が大きくなり、システム全体で
の処理時間が長くなるので、システム構成には十分の検
討を要していた。
本発明は、このような問題点に着目してなされたもので
、ＣＰＵ内のソフトウェアの負担が比較的小ざくて、処
理時間が短くてすみ、システムの小型化、低コストへの
対応が容易な制御システムを提供することを目的として
いる。
、ＣＰＵ内のソフトウェアの負担が比較的小ざくて、処
理時間が短くてすみ、システムの小型化、低コストへの
対応が容易な制御システムを提供することを目的として
いる。
本発明の制御システムは、入力パルスに応じて出力が変
化する制御装置と、該制御装置の出力の検出値と所定の
基準値を比較するコンパレータと、該コンパレータの出
力を所定の繰り返し周期で保持するラッチ回路を備え、
前記ラッチ回路の出力パルスを前記１１ＪＩ装置に入力
させて外部負荷を制御するように構成したものである。
化する制御装置と、該制御装置の出力の検出値と所定の
基準値を比較するコンパレータと、該コンパレータの出
力を所定の繰り返し周期で保持するラッチ回路を備え、
前記ラッチ回路の出力パルスを前記１１ＪＩ装置に入力
させて外部負荷を制御するように構成したものである。
また、この発明の制御システムは、上記構成の制御シス
テムにおいて、以下のように構成したものである。
テムにおいて、以下のように構成したものである。
（１）コンパレータとラッチ回路は、ＣＰＵ。
ＲＯＭ、ＲＡＭ、タイマ、システムクロックジェネレー
タと共に同一チップ上に形成する。
タと共に同一チップ上に形成する。
（２）前記ＲＯＭに記憶されたデータあるいはＣＰＵの
ｉ’＊ｕ処理の結果ＲＡＭに記憶されたデータを、コン
パレータに基準値として入力する。
ｉ’＊ｕ処理の結果ＲＡＭに記憶されたデータを、コン
パレータに基準値として入力する。
（３）前記制御装置及びラッチ回路は複数個有し、各々
の制御装置の出力検出値をＣＰＵの制御信号により切換
えてコンパレータに入力するマルチプレクス回路を備え
ている。
の制御装置の出力検出値をＣＰＵの制御信号により切換
えてコンパレータに入力するマルチプレクス回路を備え
ている。
（作用）
本発明の制御システムにおいては、繰り返し周期でコン
パレータの結果を保持しているラッチ回路から制御装置
に入力パルスに与えられるので、ｃｐｕの負荷が軽くな
る。
パレータの結果を保持しているラッチ回路から制御装置
に入力パルスに与えられるので、ｃｐｕの負荷が軽くな
る。
第１図は本発明の第１実施例を示す図で、第１図（ａ）
は回路構成、第１１（ｂ）はコンパレータの回路例を示
している。
は回路構成、第１１（ｂ）はコンパレータの回路例を示
している。
［２において、１は複写機の電源など各制御装置の出力
検出値をｃｐｕの制ａ４（２号により切換えるマルチブ
レクス（ＭＰＸ）回路、２は基準電圧発生手段、３はマ
ルチプレクス回路１で選択された入力値と基準電圧発生
手段２からの基準電圧値とを比較するコンパレータ、４
はこのコンパレータ３の比較結果である出力値を２値化
データとして所定の周期で保持するラッチ回路で、この
ラッチ回路４から上記各制御装置に出力パルス（Ａ〜Ｅ
）が供給され、各制御装置はその入力パルスのパルス幅
に応じて出力が変化する。５はマルチプレクス回路！、
コンパレータ３及びラッチ回路４の各タイミングをつか
さどるタイミング・ジェネレータで、クロック（ＣＬに
）により各タイミング信号が作られる。６はタイミング
・ジェネレータ５にタイミング切換などの情報を与える
レジスタ、７はＣＰＵとタイミング・ジェネレータ５及
びレジスタ６を結ぶＣＰＵバス（ＢｔＪＳ）である。
検出値をｃｐｕの制ａ４（２号により切換えるマルチブ
レクス（ＭＰＸ）回路、２は基準電圧発生手段、３はマ
ルチプレクス回路１で選択された入力値と基準電圧発生
手段２からの基準電圧値とを比較するコンパレータ、４
はこのコンパレータ３の比較結果である出力値を２値化
データとして所定の周期で保持するラッチ回路で、この
ラッチ回路４から上記各制御装置に出力パルス（Ａ〜Ｅ
）が供給され、各制御装置はその入力パルスのパルス幅
に応じて出力が変化する。５はマルチプレクス回路！、
コンパレータ３及びラッチ回路４の各タイミングをつか
さどるタイミング・ジェネレータで、クロック（ＣＬに
）により各タイミング信号が作られる。６はタイミング
・ジェネレータ５にタイミング切換などの情報を与える
レジスタ、７はＣＰＵとタイミング・ジェネレータ５及
びレジスタ６を結ぶＣＰＵバス（ＢｔＪＳ）である。
また、第１図（ｂ）中、ＳＷ、〜５Ｗ１３はスイッチ、
Ｃはコンデンサ、Ｑはインバータを示している。
Ｃはコンデンサ、Ｑはインバータを示している。
なお、上記コンパレータ３とラッチ回路４を、ＣＰＵ、
ＲＯＭ、ＲＡＭ、タイマ、システムクロック・ジェネレ
ータ等と共に同一チツブ１−形成し、ＲＯＭにあらかし
め記憶されたデータあるいはＣＰＵの演算処理の結果Ｒ
ＡＭに記憶されたデータを基準値としてコンパレータ３
に入力しても良い。
ＲＯＭ、ＲＡＭ、タイマ、システムクロック・ジェネレ
ータ等と共に同一チツブ１−形成し、ＲＯＭにあらかし
め記憶されたデータあるいはＣＰＵの演算処理の結果Ｒ
ＡＭに記憶されたデータを基準値としてコンパレータ３
に入力しても良い。
次に、第２図のタイミングチャートを用いて動作を説明
する。
する。
コンパレータ３には、基準電圧発生手段２から出力され
た所定の′重圧信号と、複数の外部入力を選択する為の
入力切換手段であるマルチプレクス回路１により選択さ
れた外部信号とが入力されており、コンパレータ３で比
較された結果は、次段のラッチ回路４により保持されて
いる。このラッチ回路４は、コンパレータ３の結果をデ
ィジタル的にＨ（高レベル）あるいはＬ（低レベル）の
２値化信号としてとらえており、そのラッチタイミング
は、ＣＰＵの制御（、Ｅ号により所定のタイミング信号
を発生されるタイミング・ジェネレータ５により決定さ
ね、タイミング信号は任意の一定周期で発生ずる。
た所定の′重圧信号と、複数の外部入力を選択する為の
入力切換手段であるマルチプレクス回路１により選択さ
れた外部信号とが入力されており、コンパレータ３で比
較された結果は、次段のラッチ回路４により保持されて
いる。このラッチ回路４は、コンパレータ３の結果をデ
ィジタル的にＨ（高レベル）あるいはＬ（低レベル）の
２値化信号としてとらえており、そのラッチタイミング
は、ＣＰＵの制御（、Ｅ号により所定のタイミング信号
を発生されるタイミング・ジェネレータ５により決定さ
ね、タイミング信号は任意の一定周期で発生ずる。
ここで、例えばト記コンパレータ３の外部入力切換手段
であるマルチプレクス回路Ｉは５入力の構成となってお
り、こわらの入力に対する全ての比較結果をラッチ回路
４で保持している。すなわち、ラッチ回路４は１ ｂ
ｉ ｔｘ５の構成の複数のラッチをイｒしており、マル
チプレクス回路１と同期してラッチも切替り、それぞれ
の状態を保持すると共に、出力Ａ〜出力Ｅとしてラッチ
結果をそれぞわ出力するようになっている。尚、ラッチ
回路としては、５回路構成に限るものではない。
であるマルチプレクス回路Ｉは５入力の構成となってお
り、こわらの入力に対する全ての比較結果をラッチ回路
４で保持している。すなわち、ラッチ回路４は１ ｂ
ｉ ｔｘ５の構成の複数のラッチをイｒしており、マル
チプレクス回路１と同期してラッチも切替り、それぞれ
の状態を保持すると共に、出力Ａ〜出力Ｅとしてラッチ
結果をそれぞわ出力するようになっている。尚、ラッチ
回路としては、５回路構成に限るものではない。
ディジタル的に取扱うには２０回路の方が取扱いが容易
である。
である。
また、コンパレータ３におけるコンデンサＣの増幅手段
側は、−・定の定まった電圧にバイアスされるが、ステ
ッチＳＷＩか同時にオンしているので、コンデンサＣの
増幅側は一定の電圧にバイアスさね、他端はマルチプレ
クス回路１からの入力端子があるので、コンデンサＣは
充′Ｉ？ｔされる。次にステッチＳＷ、とＳ Ｗ ３を
０ＰＥＮ （オフ）にしてステッチＳＷ２をオンするこ
とで、１−記外部入力と基準電圧とが比較され、その結
果が増幅器を介して次段のラッチ回路４に出力される。
側は、−・定の定まった電圧にバイアスされるが、ステ
ッチＳＷＩか同時にオンしているので、コンデンサＣの
増幅側は一定の電圧にバイアスさね、他端はマルチプレ
クス回路１からの入力端子があるので、コンデンサＣは
充′Ｉ？ｔされる。次にステッチＳＷ、とＳ Ｗ ３を
０ＰＥＮ （オフ）にしてステッチＳＷ２をオンするこ
とで、１−記外部入力と基準電圧とが比較され、その結
果が増幅器を介して次段のラッチ回路４に出力される。
このように、ラッチ回路４により縁り返し周期でコンパ
レータ３の結果を保持し、このラッチ回路４から各制御
装置に制御パルスを出力するようにしているので、ＣＰ
Ｕの制御とレジスタ６にデータをセットするのみで出力
の−Ｉ御が可能となる。従って、ＣＰＵの制御に関する
負担が非常に軽くてすみ、マイクロコンピュータを複写
機やプリンタのシーケンス制御に同時に使用する際にも
、処理時間等を気にせず自由に設＋ｉ＋ができ、非常に
効率の良い処理が可能となる。
レータ３の結果を保持し、このラッチ回路４から各制御
装置に制御パルスを出力するようにしているので、ＣＰ
Ｕの制御とレジスタ６にデータをセットするのみで出力
の−Ｉ御が可能となる。従って、ＣＰＵの制御に関する
負担が非常に軽くてすみ、マイクロコンピュータを複写
機やプリンタのシーケンス制御に同時に使用する際にも
、処理時間等を気にせず自由に設＋ｉ＋ができ、非常に
効率の良い処理が可能となる。
第３図は第１図の装置を用いて複写機やプリンタ等の高
圧電弁を制御する応用例を示したもので、点線内が第１
図の装置である。図中、８はトランスＴ１の一次側を駆
動するための発振回路を含むドライバで、他のＱ、〜Ｑ
、はスイッチング素子であるトランジスタ、Ｒ１−Ｒ９
は抵抗、０１〜Ｃ８はコンデンサ、Ｄ１〜Ｄ３はダイオ
ードである。
圧電弁を制御する応用例を示したもので、点線内が第１
図の装置である。図中、８はトランスＴ１の一次側を駆
動するための発振回路を含むドライバで、他のＱ、〜Ｑ
、はスイッチング素子であるトランジスタ、Ｒ１−Ｒ９
は抵抗、０１〜Ｃ８はコンデンサ、Ｄ１〜Ｄ３はダイオ
ードである。
−Ｆ記の回路においては、トランスＴ１がトランジスタ
ＱＩのオン、オフによりスイッチング駆動され、トラン
スＴ、の二次側に所定周波数の交流出力が発生ずる。図
の例では二つの出力１．ＩＩが得られるようになってい
るが、そわぞれダイオードＤ、、Ｄ２及びコンデンサＣ
，，Ｃ，で整流。
ＱＩのオン、オフによりスイッチング駆動され、トラン
スＴ、の二次側に所定周波数の交流出力が発生ずる。図
の例では二つの出力１．ＩＩが得られるようになってい
るが、そわぞれダイオードＤ、、Ｄ２及びコンデンサＣ
，，Ｃ，で整流。
平滑され、更にラッチ回路４の出力により定電圧制御さ
れる。
れる。
出力■を例にとって説明すると、ここではトランスＴＩ
の出力をダイオードＤ、とコンデンサＣ４とで整流、平
滑を行い、コンデンサＣ２゜Ｃ１と抵抗Ｒ６，Ｒ，のフ
ィルタ回路を介し、トランジスタＱ２をラッチ回路４の
出力Ａの信号で直接スイッチすることにより、出力■を
制御している。この出力制御の検出は、出カニの電圧を
抵抗ＦＬ２とＲ３で分圧した電圧を検出してマルチプレ
クス回路１の外部入力端子へ入力することにより行われ
る。そして、１１１ｆ述のように、外部入力された値を
コンパレータ３を用いて基準電圧発生り段２の値と比較
し、その結果をラッチ回路４に保持させて、各出力とし
て取出している。
の出力をダイオードＤ、とコンデンサＣ４とで整流、平
滑を行い、コンデンサＣ２゜Ｃ１と抵抗Ｒ６，Ｒ，のフ
ィルタ回路を介し、トランジスタＱ２をラッチ回路４の
出力Ａの信号で直接スイッチすることにより、出力■を
制御している。この出力制御の検出は、出カニの電圧を
抵抗ＦＬ２とＲ３で分圧した電圧を検出してマルチプレ
クス回路１の外部入力端子へ入力することにより行われ
る。そして、１１１ｆ述のように、外部入力された値を
コンパレータ３を用いて基準電圧発生り段２の値と比較
し、その結果をラッチ回路４に保持させて、各出力とし
て取出している。
第４図は本発明の第２実施例を示す図である。
上記実施例では、コンデンサＣ，インバータＱ及びスイ
ッチＳＷ、〜ＳＷ、から成るチョッパ形のコンパレータ
３を用いたが、この実施例では通常のアナログコンパレ
ータ９を使用している。このような構成であっても上記
実施例と間柱の効果が得られる。
ッチＳＷ、〜ＳＷ、から成るチョッパ形のコンパレータ
３を用いたが、この実施例では通常のアナログコンパレ
ータ９を使用している。このような構成であっても上記
実施例と間柱の効果が得られる。
また、第５図は本発明の第３実施例を示す図である。こ
の実施例は、レジスタ１０及びＤ／Ａ変換器１１を使用
し、面述のＲＯＭに記憶されたデータあるいはＣＰＵの
演算処理の結果ＲＡＭに記憶されたデータをこのレジス
タ１０．０／Ａ変換機１１を通してコンパレータ３に基
準値として入力するようにしたものである。
の実施例は、レジスタ１０及びＤ／Ａ変換器１１を使用
し、面述のＲＯＭに記憶されたデータあるいはＣＰＵの
演算処理の結果ＲＡＭに記憶されたデータをこのレジス
タ１０．０／Ａ変換機１１を通してコンパレータ３に基
準値として入力するようにしたものである。
このような構成とすることにより、基準値を固定するこ
となく所望の制御値にすることができる。この場合、Ｄ
／Ａ変換器１１をｃｐｕバス７を介してｃｐｕ＆：より
コントロールすることが可能であり、コンパレータ３の
出力はＨ，Ｌの２値化信号でありながら上記基準値を変
化させることで、検出出力の出力レベルを測定すること
が可能となる。第６図は上記コンパレータ３の動作を示
すタイミングチャートである。
となく所望の制御値にすることができる。この場合、Ｄ
／Ａ変換器１１をｃｐｕバス７を介してｃｐｕ＆：より
コントロールすることが可能であり、コンパレータ３の
出力はＨ，Ｌの２値化信号でありながら上記基準値を変
化させることで、検出出力の出力レベルを測定すること
が可能となる。第６図は上記コンパレータ３の動作を示
すタイミングチャートである。
なお、第５図では１入力の場合を示しているが、マルチ
プレクス回路を用いて入力切換えを行うことは当然可能
である。
プレクス回路を用いて入力切換えを行うことは当然可能
である。
第７図は第５図の装置を用いて複写機等のハロゲンラン
プを制御する応用例を示したもので、点線内が第５図の
装置である。図中、１２はライン入力電源、１３はフォ
トトライアック１４と接続されたハロゲンランプ、第２
は変換トランス。
プを制御する応用例を示したもので、点線内が第５図の
装置である。図中、１２はライン入力電源、１３はフォ
トトライアック１４と接続されたハロゲンランプ、第２
は変換トランス。
Ｄ４はダイオード、Ｃ９はコンデンサ、Ｒ１ｏ〜Ｒ１２
は抵抗である。
は抵抗である。
ラッチ回路４の出力Ａはフォトトライアック１４のフォ
トダイオードに接続されており、この出力Ａによってハ
ロゲンランプ１３の点灯が制御される。このハロゲンラ
ンプ１３の端子電圧は、変換トランスＴ２を介して実効
値検出の為絶縁用つ電圧変換される。そして、この変換
トランスＴ２の二次側出力は、ダイオードＤ４．抵抗Ｒ
０゜Ｒ１２及びコンデンサＣ９で擬似的に実効値に変換
され、マルチプレクス回路１の外部入力１にエラー信号
として入力される。このエラー信号は、コンパレータ３
でＤ／Ａ変換器１１の出力と比較され、その結果ハロゲ
ンランプ１３の点灯比率が変化し１点灯電圧が安定化す
る。その際、Ｄ／Ａ変換器１１への入力データを変える
事によって、点灯の開始、停止の制御、並びにソフトス
タート動作を行うことができる。
トダイオードに接続されており、この出力Ａによってハ
ロゲンランプ１３の点灯が制御される。このハロゲンラ
ンプ１３の端子電圧は、変換トランスＴ２を介して実効
値検出の為絶縁用つ電圧変換される。そして、この変換
トランスＴ２の二次側出力は、ダイオードＤ４．抵抗Ｒ
０゜Ｒ１２及びコンデンサＣ９で擬似的に実効値に変換
され、マルチプレクス回路１の外部入力１にエラー信号
として入力される。このエラー信号は、コンパレータ３
でＤ／Ａ変換器１１の出力と比較され、その結果ハロゲ
ンランプ１３の点灯比率が変化し１点灯電圧が安定化す
る。その際、Ｄ／Ａ変換器１１への入力データを変える
事によって、点灯の開始、停止の制御、並びにソフトス
タート動作を行うことができる。
以上説明したように、本発明によれば、繰り返し周期で
コンパレータの結果を保持しているラッチ回路から制御
装置にパルスを入力しているので、ＣＰＵの負担が軽く
なると共に、処理時間が短くなり、システムの小型化、
低コストを図ることが可能になるという効果が得られる
。
コンパレータの結果を保持しているラッチ回路から制御
装置にパルスを入力しているので、ＣＰＵの負担が軽く
なると共に、処理時間が短くなり、システムの小型化、
低コストを図ることが可能になるという効果が得られる
。
また、コンパレータ及びラッチ回路をｃｐｕ。
ＲＯＭ、ＲＡＭ等と共に同一チップ上に形成し、シーケ
ンス制御と電源等の負荷＠御を１つのＣＰＵで行うこと
ができるので、システムの小型化。
ンス制御と電源等の負荷＠御を１つのＣＰＵで行うこと
ができるので、システムの小型化。
低コスト化を更に推進することができる。
第１図（ａ）、（ｂ）は本発明の第１実施例の回路構成
を示すブロック図及びコンパレータの回路図、第２図は
その動作タイミングチャート、第３図は第１図の装置の
応用例を示す回路構成図、第４図は本発明の第２実施例
の回路構成を示すブロック図、第５図は本発明の第３実
施例の回路構成を示すブロック図、第６図はその動作を
示すタイミングチャート、第７図は第５図の装置の応用
例を示す回路構成図である。 １−−−−−−マルチプレクス回路 ２−−−−−−基準電圧発生手段 ３−−−−−コンパレータ ４−−−−−−ラッチ回路 ５−−−−一タイミング・ジェネレータ６−−−−−レ
ジスタ ７・・・−ＣＰＵバス ９・・・・・・アナログコンパレータ １０・・・・・・レジスタ ！・・・・・・Ｄ／Ａ変１１！器
を示すブロック図及びコンパレータの回路図、第２図は
その動作タイミングチャート、第３図は第１図の装置の
応用例を示す回路構成図、第４図は本発明の第２実施例
の回路構成を示すブロック図、第５図は本発明の第３実
施例の回路構成を示すブロック図、第６図はその動作を
示すタイミングチャート、第７図は第５図の装置の応用
例を示す回路構成図である。 １−−−−−−マルチプレクス回路 ２−−−−−−基準電圧発生手段 ３−−−−−コンパレータ ４−−−−−−ラッチ回路 ５−−−−一タイミング・ジェネレータ６−−−−−レ
ジスタ ７・・・−ＣＰＵバス ９・・・・・・アナログコンパレータ １０・・・・・・レジスタ ！・・・・・・Ｄ／Ａ変１１！器
Claims (5)
- （１）入力パルスに応じて出力が変化する制御装置と、
該制御装置の出力の検出値と所定の基準値を比較するコ
ンパレータと、該コンパレータの出力を所定の繰り返し
周期で保持するラッチ回路を備え、前記ラッチ回路の出
力パルスを前記制御装置に入力させて外部負荷を制御す
ることを特徴とする制御システム。 - （２）前記コンパレータとラッチ回路は、ＣＰＵ、ＲＯ
Ｍ、ＲＡＭ、タイマ、システムクロックジェネレータと
共に同一チップ上に形成したことを特徴とする請求項１
記載の制御システム。 - （３）前記ＲＯＭに記憶されたデータあるいはＣＰＵの
演算処理の結果ＲＡＭに記憶されたデータを、コンパレ
ータに基準値として入力することを特徴とする請求項２
記載の制御システム。 - （４）前記制御装置及びラッチ回路を複数個有し、各々
の制御装置の出力検出値をＣＰＵの制御信号により切換
えてコンパレータに入力するマルチプレクス回路を備え
ていることを特徴とする請求項２または３記載の制御シ
ステム。 - （５）前記ラッチ回路は、コンパレータの比較結果を２
値化データとして保持することを特徴とする請求項１な
いし４何れか記載の制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250778A JP2832606B2 (ja) | 1988-10-06 | 1988-10-06 | 電源回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250778A JP2832606B2 (ja) | 1988-10-06 | 1988-10-06 | 電源回路の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298703A true JPH0298703A (ja) | 1990-04-11 |
| JP2832606B2 JP2832606B2 (ja) | 1998-12-09 |
Family
ID=17212905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250778A Expired - Fee Related JP2832606B2 (ja) | 1988-10-06 | 1988-10-06 | 電源回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832606B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5775010A (en) * | 1995-06-14 | 1998-07-07 | Mizuno Corporation | Soles for spiked track-and-field shoes |
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| JP2014514597A (ja) * | 2011-03-18 | 2014-06-19 | クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド | 単一のインダクタから正電圧と負電圧とを供給するためのシステムおよび方法 |
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| JPS5557902A (en) * | 1978-10-26 | 1980-04-30 | Omron Tateisi Electronics Co | Multichannel controller |
-
1988
- 1988-10-06 JP JP63250778A patent/JP2832606B2/ja not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2832606B2 (ja) | 1998-12-09 |
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