JP2913682B2 - 周波数同調回路 - Google Patents
周波数同調回路Info
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- JP2913682B2 JP2913682B2 JP1218645A JP21864589A JP2913682B2 JP 2913682 B2 JP2913682 B2 JP 2913682B2 JP 1218645 A JP1218645 A JP 1218645A JP 21864589 A JP21864589 A JP 21864589A JP 2913682 B2 JP2913682 B2 JP 2913682B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は共振回路に交流電力を給電する電力変換装
置に用いる周波数同調回路に関する。
置に用いる周波数同調回路に関する。
第２図は従来のこの種の周波数同調回路を示したもの
である。図において、１は単相の商用電源、２は単相イ
ンバータであって、商用交流を整流部2Aで直流変換した
のちインバータ部2Bで所要周波数の交流に変換する。３
はリアクトル、４はコンデンサ、５は誘導加熱装置の加
熱コイル（5Aはインダクタンス分、5Bは抵抗分）であ
る。インバータ２の上記インバータ部2Bは４個のトラン
ジスタTrをブリッジ接続としてなり、各トランジスタTr
にはフライホイルダイオードＤを逆並列接続してある。
６はインバータ部2Bを構成するトランジスタTrをON/OFF
駆動する駆動回路、７は電圧／周波数変換器（V/F変換
器）であって、周波数指令Ｆ＊を上記駆動回路６に送出
する。８はインバータ２の出力電圧Voを検出する電圧検
出器であり、その検出電圧は比較器8Aで波形整形され
る。９はコンデンサ４の両端の電圧Vcを検出する電圧検
出器であり、その検出電圧は比較器9Aで矩形波に波形整
形される。10は排他的論理和回路（以下、排他的ORとい
う）であって、比較器8Aの出力電圧Vo′と比較器9Aの出
力電圧Vc′を入力される。11は積分器であって、排他的
OR10の出力Ｖφ（説明の便宜上、パルス高さもＶφとす
る）とバイアス電圧VBとの差電圧Ｖφ′を積分して、そ
の積分値VINをV/F変換器７に送出する。12はバイアス回
路であって、バイアス電圧VBを送出する。このバイアス
電圧VBは、VB＝Ｖφ/2になるように設定する。
である。図において、１は単相の商用電源、２は単相イ
ンバータであって、商用交流を整流部2Aで直流変換した
のちインバータ部2Bで所要周波数の交流に変換する。３
はリアクトル、４はコンデンサ、５は誘導加熱装置の加
熱コイル（5Aはインダクタンス分、5Bは抵抗分）であ
る。インバータ２の上記インバータ部2Bは４個のトラン
ジスタTrをブリッジ接続としてなり、各トランジスタTr
にはフライホイルダイオードＤを逆並列接続してある。
６はインバータ部2Bを構成するトランジスタTrをON/OFF
駆動する駆動回路、７は電圧／周波数変換器（V/F変換
器）であって、周波数指令Ｆ＊を上記駆動回路６に送出
する。８はインバータ２の出力電圧Voを検出する電圧検
出器であり、その検出電圧は比較器8Aで波形整形され
る。９はコンデンサ４の両端の電圧Vcを検出する電圧検
出器であり、その検出電圧は比較器9Aで矩形波に波形整
形される。10は排他的論理和回路（以下、排他的ORとい
う）であって、比較器8Aの出力電圧Vo′と比較器9Aの出
力電圧Vc′を入力される。11は積分器であって、排他的
OR10の出力Ｖφ（説明の便宜上、パルス高さもＶφとす
る）とバイアス電圧VBとの差電圧Ｖφ′を積分して、そ
の積分値VINをV/F変換器７に送出する。12はバイアス回
路であって、バイアス電圧VBを送出する。このバイアス
電圧VBは、VB＝Ｖφ/2になるように設定する。
電力変換装置の負荷が誘導加熱装置や誘導溶解炉等の
インダクタンス負荷である場合、共振用コンデンサ４を
挿入して、共振周波数の極く近傍の周波数（同調周波
数）foで運転するのが一般的であり、インバータ２の出
力周波数ｆがこの同調周波数foとなるように周波数同調
を行う。
インダクタンス負荷である場合、共振用コンデンサ４を
挿入して、共振周波数の極く近傍の周波数（同調周波
数）foで運転するのが一般的であり、インバータ２の出
力周波数ｆがこの同調周波数foとなるように周波数同調
を行う。
第２図の構成において、インバータ出力周波数ｆが同
調周波数foである場合（第３図（ａ））、電圧Voと電圧
Vc′は90゜の位相差を有しているので、排他的OR10の出
力Ｖφは正の期間とレベルＬの負の期間とが等しい波形
の信号となる。この時の積分器11の出力（１サイクル平
均値）をVIN′とした場合、V/F変換器７は、その入力が
VIN′（＝０）である間は、値が同調周波数foである周
波数指令Ｆ＊を駆動回路６に送出する。同調がずれる
と、例えば、第３図（ｂ）（同調周波数が高い場合の
例）、第３図（ｃ）（同調周波数が低い場合の例）に示
す如く、排他的OR10の出力ＶφのレベルＨの期間とレベ
ルＬの期間とが等しく無くなるので、積分器11の出力V
IN′は０レベルより変動し、その変動分に対応して周波
数指令Ｆ＊が変化し、インバータ周波数ｆは同調周波数
に向かって引き上げられもしくは引き下げられる。
調周波数foである場合（第３図（ａ））、電圧Voと電圧
Vc′は90゜の位相差を有しているので、排他的OR10の出
力Ｖφは正の期間とレベルＬの負の期間とが等しい波形
の信号となる。この時の積分器11の出力（１サイクル平
均値）をVIN′とした場合、V/F変換器７は、その入力が
VIN′（＝０）である間は、値が同調周波数foである周
波数指令Ｆ＊を駆動回路６に送出する。同調がずれる
と、例えば、第３図（ｂ）（同調周波数が高い場合の
例）、第３図（ｃ）（同調周波数が低い場合の例）に示
す如く、排他的OR10の出力ＶφのレベルＨの期間とレベ
ルＬの期間とが等しく無くなるので、積分器11の出力V
IN′は０レベルより変動し、その変動分に対応して周波
数指令Ｆ＊が変化し、インバータ周波数ｆは同調周波数
に向かって引き上げられもしくは引き下げられる。
このようにして、周波数同調が行われるが、この従来
ものでは、排他的OR10の出力Ｖφとバイアス電圧VBとの
差Ｖφ′を積分器11で積分するので、制御電源の電圧が
変動して排他的OR10の出力Ｖφが第４図に実線で示すレ
ベルから点線で示すレベルにΔVkだけ変動すると、イン
バータ出力周波数ｆが同調周波数に等しい値であって
も、積分器11の出力がVIN′（＝０）からズレ、同調が
外れることになる。
ものでは、排他的OR10の出力Ｖφとバイアス電圧VBとの
差Ｖφ′を積分器11で積分するので、制御電源の電圧が
変動して排他的OR10の出力Ｖφが第４図に実線で示すレ
ベルから点線で示すレベルにΔVkだけ変動すると、イン
バータ出力周波数ｆが同調周波数に等しい値であって
も、積分器11の出力がVIN′（＝０）からズレ、同調が
外れることになる。
このため、従来は第２図に示すバイアス回路12のバイ
アス電圧VBと上記変動分ΔVkだけ調整するようにしてい
るが、これでは非常に面倒であるという問題があった。
アス電圧VBと上記変動分ΔVkだけ調整するようにしてい
るが、これでは非常に面倒であるという問題があった。
本発明は上記問題を解消するためになされたもので、
制御電源電圧が変動しても、その変動分は自動的に相殺
されて、電圧変動の影響を受けることのない高精度で信
頼性の高い周波数同調を行うことができる周波数同調回
路を提供することを目的とする。
制御電源電圧が変動しても、その変動分は自動的に相殺
されて、電圧変動の影響を受けることのない高精度で信
頼性の高い周波数同調を行うことができる周波数同調回
路を提供することを目的とする。
この発明は上記目的を達成するため、上記バイアス回
路に代えて、上記積分器の一方入力端子に制御電源の正
極を接離する第１のスイッチと該一方入力端子に上記制
御電源の負極を接離する第２のスイッチを設けるととも
に上記積分器の他方入力端子には上記制御電源電圧の1/
2の電圧を基準入力として結合し、上記第１のスイッチ
と第２のスイッチをそれぞれ上記論理回路の出力のＨレ
ベルおよびＬレベル時にオンさせる構成としたものであ
る。
路に代えて、上記積分器の一方入力端子に制御電源の正
極を接離する第１のスイッチと該一方入力端子に上記制
御電源の負極を接離する第２のスイッチを設けるととも
に上記積分器の他方入力端子には上記制御電源電圧の1/
2の電圧を基準入力として結合し、上記第１のスイッチ
と第２のスイッチをそれぞれ上記論理回路の出力のＨレ
ベルおよびＬレベル時にオンさせる構成としたものであ
る。
この発明では、積分器は制御電源電圧と零電位とを交
互に入力し、この制御電源電圧の1/2の電圧を基準とし
て動作するから、積分器の入力のデューティ比は常に1:
1に維持される。このため、同調時に、制御電源電圧が
変動しても、その変動分は相殺されるので、上記電圧変
動により同調がはずれることはない。
互に入力し、この制御電源電圧の1/2の電圧を基準とし
て動作するから、積分器の入力のデューティ比は常に1:
1に維持される。このため、同調時に、制御電源電圧が
変動しても、その変動分は相殺されるので、上記電圧変
動により同調がはずれることはない。
以下、この発明の１実施例を図面を参照して説明す
る。
る。
第１図において、21は電圧Vkの制御電源である。22と
23はアナログスイッチであって、アナログスイッチ22は
信号ＶφがＨレベルである期間中は閉路して抵抗25を制
御電源21の正極に接続する。アナログスイッチ23は電圧
Ｖφをインバータ24で反転した信号を受け、ＶφがＬレ
ベルである期間中は閉路して抵抗26を制御電源21の負極
に接続する。アナログスイッチ22と23の出力はそれぞれ
抵抗25と26を介して積分器29の−入力端子に入力され
る。積分器29の＋入力端子にはVk/2の電圧が入力され
る。積分器29の出力はリミッタ32を通してV/F変換器７
に供給される。リミッタ32は上限値をツエナーダイオー
ド33のツエナー電位に制限し、下限値を電圧VMINに制限
する。
23はアナログスイッチであって、アナログスイッチ22は
信号ＶφがＨレベルである期間中は閉路して抵抗25を制
御電源21の正極に接続する。アナログスイッチ23は電圧
Ｖφをインバータ24で反転した信号を受け、ＶφがＬレ
ベルである期間中は閉路して抵抗26を制御電源21の負極
に接続する。アナログスイッチ22と23の出力はそれぞれ
抵抗25と26を介して積分器29の−入力端子に入力され
る。積分器29の＋入力端子にはVk/2の電圧が入力され
る。積分器29の出力はリミッタ32を通してV/F変換器７
に供給される。リミッタ32は上限値をツエナーダイオー
ド33のツエナー電位に制限し、下限値を電圧VMINに制限
する。
この構成において、排他的0R10の出力ＶφがＨレベル
になると、アナログスイッチ22が閉路するので、積分器
29の−入力端子には電圧Vkが抵抗25を通して入力され
る。逆に、排他的OR10の出力ＶφがＬレベルになると、
アナログスイッチ23が閉路するので、積分器29の−入力
端子は抵抗26を通して零電位に接続される。
になると、アナログスイッチ22が閉路するので、積分器
29の−入力端子には電圧Vkが抵抗25を通して入力され
る。逆に、排他的OR10の出力ＶφがＬレベルになると、
アナログスイッチ23が閉路するので、積分器29の−入力
端子は抵抗26を通して零電位に接続される。
従って、信号ＶφのレベルＨの期間とレベルＬの期間
とが等しい場合（即ち、インバータ出力周波数ｆが同調
周波数である場合）の積分器29の出力をVIN′とする
と、インバータ出力周波数ｆが同調周波数に対して高い
側にずれた場合もしくは低い側にずれた場合、積分器29
の出力は電圧VIN′に対して増減するので、周波数指令
Ｆ＊も対応して減少もしくは増大し、インバータ出力周
波数ｆは同調周波数に向かって引き上げもしくは引き下
げられる。
とが等しい場合（即ち、インバータ出力周波数ｆが同調
周波数である場合）の積分器29の出力をVIN′とする
と、インバータ出力周波数ｆが同調周波数に対して高い
側にずれた場合もしくは低い側にずれた場合、積分器29
の出力は電圧VIN′に対して増減するので、周波数指令
Ｆ＊も対応して減少もしくは増大し、インバータ出力周
波数ｆは同調周波数に向かって引き上げもしくは引き下
げられる。
本実施例では、電圧VkがΔVkだけ変動した場合、積分
器29の＋入力端子の電圧がΔVkの1/2だけ変動する。従
って、同調時に、上記電圧変動が生じても、変動分は積
分器29で相殺されることになり、積分器29の出力は変化
しないので、同調がはずれることは無い。
器29の＋入力端子の電圧がΔVkの1/2だけ変動する。従
って、同調時に、上記電圧変動が生じても、変動分は積
分器29で相殺されることになり、積分器29の出力は変化
しないので、同調がはずれることは無い。
この発明は以上説明した通り、積分器が制御電源電圧
の1/2を基準として動作し、積分入力として制御電源電
圧と零電位とを、論理回路の出力レベルに応じて交互に
与える構成としたことにより、制御電源電圧が変動して
も、積分器の出力にこの変動分が現われないので、従来
のようにバイアスを与えてこれを調整する手間は不要で
あり、従来に比し、精度を高め、信頼性を向上すること
ができる。
の1/2を基準として動作し、積分入力として制御電源電
圧と零電位とを、論理回路の出力レベルに応じて交互に
与える構成としたことにより、制御電源電圧が変動して
も、積分器の出力にこの変動分が現われないので、従来
のようにバイアスを与えてこれを調整する手間は不要で
あり、従来に比し、精度を高め、信頼性を向上すること
ができる。
第１図はこの発明の実施例を示す回路図、第２図は従来
の周波数同調回路を示す回路図、第３図（ａ）〜（ｃ）
は周波数同調回路の動作を説明するための波形タイムチ
ヤート、第４図は従来例の問題点を説明するための波形
図である。 ２……電力変換器であるインバータ、2A……整流部、2B
……インバータ部、４……共振用コンデンサ、５……負
荷、６……駆動回路、７……V/F変換器、10……排他的O
R、22、23……アナログスイッチ、25〜28……抵抗、29
……積分器。
の周波数同調回路を示す回路図、第３図（ａ）〜（ｃ）
は周波数同調回路の動作を説明するための波形タイムチ
ヤート、第４図は従来例の問題点を説明するための波形
図である。 ２……電力変換器であるインバータ、2A……整流部、2B
……インバータ部、４……共振用コンデンサ、５……負
荷、６……駆動回路、７……V/F変換器、10……排他的O
R、22、23……アナログスイッチ、25〜28……抵抗、29
……積分器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−180478（ＪＰ，Ａ) 特開 昭53−129817（ＪＰ，Ａ) 実開 昭59−190097（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 7/42 - 7/98 H05B 6/02 - 6/12
Claims (1)
- 【請求項１】負荷を含む直列共振回路に交流電力を給電
する電力変換器の出力電圧と上記共振回路のコンデンサ
の電圧との位相のずれに応じたパルス巾のパルスを送出
する論理回路、上記論理回路の出力を積分する積分器、
該積分器の出力を周波数に変換し上記電力変換器へ指令
として与える電圧／周波数変換器、を備えてなる周波数
同調回路において、上記積分器の一方入力端子に制御電
源の正極を接離する第１のスイッチと該一方入力端子に
上記制御電源の負極を接離する第２のスイッチを設ける
とともに上記積分器の他方入力端子には上記制御電圧の
1/2の電圧を基準入力として結合し、上記第１のスイッ
チと第２のスイッチをそれぞれ上記論理回路の出力のＨ
レベルおよびＬレベル時にオンさせることを特徴とする
周波数同調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218645A JP2913682B2 (ja) | 1989-08-28 | 1989-08-28 | 周波数同調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218645A JP2913682B2 (ja) | 1989-08-28 | 1989-08-28 | 周波数同調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0386077A JPH0386077A (ja) | 1991-04-11 |
| JP2913682B2 true JP2913682B2 (ja) | 1999-06-28 |
Family
ID=16723193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218645A Expired - Fee Related JP2913682B2 (ja) | 1989-08-28 | 1989-08-28 | 周波数同調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913682B2 (ja) |
-
1989
- 1989-08-28 JP JP1218645A patent/JP2913682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0386077A (ja) | 1991-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
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