JPH01263664A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPH01263664A JPH01263664A JP63091619A JP9161988A JPH01263664A JP H01263664 A JPH01263664 A JP H01263664A JP 63091619 A JP63091619 A JP 63091619A JP 9161988 A JP9161988 A JP 9161988A JP H01263664 A JPH01263664 A JP H01263664A
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- Japan
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- circuits
- circuit
- image forming
- cpu
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000005856 abnormality Effects 0.000 description 5
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- 230000002159 abnormal effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
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Landscapes
- Control Or Security For Electrophotography (AREA)
- Fax Reproducing Arrangements (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複写機、プリンタ等の画像形成装置に関するも
のである。
のである。
従来、複写機、プリンタ等の画像形成装置においては、
該装置の制御回路は、モータ・ソレノイド等の負荷、低
圧・露光・帯電用電源のオン・オフを制御するシーケン
スコントローラ回路、該低圧・露光・帯電用電源回路と
は全く別のボートに形成されていた。
該装置の制御回路は、モータ・ソレノイド等の負荷、低
圧・露光・帯電用電源のオン・オフを制御するシーケン
スコントローラ回路、該低圧・露光・帯電用電源回路と
は全く別のボートに形成されていた。
これに伴い、電源のＡＣ入力の投入タイミングを制御し
たり、蛍光灯ランプ光量の制御のために必要な、ＡＣラ
イン入力のゼロクロス検知回路、ＡＣライン入力電圧の
振幅に異常が発生した場合、Ｐ Ｗ Ｍ ｉ（Ｊ御にお
ける最大デユーティを変更するための、ＡＣライン入力
の振幅検知回路等は、シーケンスコントローラ回路とは
、別のボート上に実装されていた。
たり、蛍光灯ランプ光量の制御のために必要な、ＡＣラ
イン入力のゼロクロス検知回路、ＡＣライン入力電圧の
振幅に異常が発生した場合、Ｐ Ｗ Ｍ ｉ（Ｊ御にお
ける最大デユーティを変更するための、ＡＣライン入力
の振幅検知回路等は、シーケンスコントローラ回路とは
、別のボート上に実装されていた。
しかしながら、上記従来例では、別々のボードに実装さ
れているため、画像形成装置の小型・軽量化が難しいと
いう不都合があった。
れているため、画像形成装置の小型・軽量化が難しいと
いう不都合があった。
本発明はこの点に鑑みなされたもので、小型・軽量化が
容易な画像形成装置を提供することを目的とするもので
ある。
容易な画像形成装置を提供することを目的とするもので
ある。
（課題を解決するための手段〕
本発明は、上記目的を達成するため画像形成装置を次の
ように構成する。
ように構成する。
（１）ＣＰＵと、その周辺のメモリ、カウンタ等のデジ
タル回路と、オペアンプ、ＰＷＭ回路、マルチプレクサ
、Ａ／Ｄ −Ｄ／Ａ変換回路等のアナログ回路と、ＡＣ
ライン入力のゼロクロス検知回路、振幅検知回路とを同
一チップに集積した集積回路を備えるようにする。
タル回路と、オペアンプ、ＰＷＭ回路、マルチプレクサ
、Ａ／Ｄ −Ｄ／Ａ変換回路等のアナログ回路と、ＡＣ
ライン入力のゼロクロス検知回路、振幅検知回路とを同
一チップに集積した集積回路を備えるようにする。
（２）上記（１）の構成において、ＡＣライン入力のゼ
ロクロス検知回路の出力を受ける。ＡＣ電源の投入タイ
ミングを制御する手段を備えるようにする。
ロクロス検知回路の出力を受ける。ＡＣ電源の投入タイ
ミングを制御する手段を備えるようにする。
（３）上記（１）の構成において、ＡＣライン入力の電
圧振幅検知回路の出力を受ける。ＰＷＭ回路の最大、最
小デユーティ設定手段を備えるようにする。
圧振幅検知回路の出力を受ける。ＰＷＭ回路の最大、最
小デユーティ設定手段を備えるようにする。
上述の構成により、画像形成装置の制御回路の大部分が
一チツプに集積されるので、該装置が小型・軽量化でき
る。
一チツプに集積されるので、該装置が小型・軽量化でき
る。
（実施例）
以下本発明を実施例により説明する。
第１図は本発明の第１実施例である画像形成装置の要部
のブロック図である。
のブロック図である。
図において、１０１は、ＣＰＵコア１０８からの信号に
応じて絶縁型電源１０２へのＡＣ入力をスイッチするＡ
Ｃ入力スイッチ、１０２は、スイッチング電源等の絶縁
型電源、１０３は、モータ、高圧電源等の負荷、１０４
は、ＡＣライン電圧を絶縁及び降圧して、ＡＣライン入
力のゼロクロス検知回路１０６及び振幅検知回路１０７
に入力するための絶縁トランス、１０５は、ＣＰＵコア
１０８からの信号に応じ、上定着ヒータ、上定着ヒータ
、ドラムヒータ等のドライブを行うドライバ、１０６は
、該絶縁トランス１０４の信号によりＡＣ電圧がゼロレ
ベルになったことを検知し、これをＣＰＵコア１０８に
伝えるＡＣライン入力のゼロクロス検知回路、１０７は
、該絶縁トランス１０４の信号により、ＡＣ入力端子の
振幅の異常を検知してＣＰＵコア１０８に伝えるＡＣラ
イン入力の振幅検知回路、１０８は、ＣＰＵコアで、メ
モリ、内部バス等を含む。
応じて絶縁型電源１０２へのＡＣ入力をスイッチするＡ
Ｃ入力スイッチ、１０２は、スイッチング電源等の絶縁
型電源、１０３は、モータ、高圧電源等の負荷、１０４
は、ＡＣライン電圧を絶縁及び降圧して、ＡＣライン入
力のゼロクロス検知回路１０６及び振幅検知回路１０７
に入力するための絶縁トランス、１０５は、ＣＰＵコア
１０８からの信号に応じ、上定着ヒータ、上定着ヒータ
、ドラムヒータ等のドライブを行うドライバ、１０６は
、該絶縁トランス１０４の信号によりＡＣ電圧がゼロレ
ベルになったことを検知し、これをＣＰＵコア１０８に
伝えるＡＣライン入力のゼロクロス検知回路、１０７は
、該絶縁トランス１０４の信号により、ＡＣ入力端子の
振幅の異常を検知してＣＰＵコア１０８に伝えるＡＣラ
イン入力の振幅検知回路、１０８は、ＣＰＵコアで、メ
モリ、内部バス等を含む。
１０９は、該ＣＰＵコア１０８内に、あらかじめプログ
ラムされた値により、蛍光灯、）ＩＶＴ（高圧電源）、
現像バイアスＤＣ等の出力設定値を定めるためのタイマ
・カウンタ、１１０は、蛍光灯、ＨＶＴ、現像バイアス
ＤＣの各出力設定値をそれぞれ選択するためのマルチプ
レクサ、１１１．１１２，１１３は、各々、蛍光灯ドラ
イブ、ＨＶＴ、現像バイアスＤＣ制御のためのパルス幅
変調回路（以下ＰＷＭ回路という）、１１４．１１５は
、各々、ＨＶＴ、現像バイアスＤＣ用のオペアンプであ
る。
ラムされた値により、蛍光灯、）ＩＶＴ（高圧電源）、
現像バイアスＤＣ等の出力設定値を定めるためのタイマ
・カウンタ、１１０は、蛍光灯、ＨＶＴ、現像バイアス
ＤＣの各出力設定値をそれぞれ選択するためのマルチプ
レクサ、１１１．１１２，１１３は、各々、蛍光灯ドラ
イブ、ＨＶＴ、現像バイアスＤＣ制御のためのパルス幅
変調回路（以下ＰＷＭ回路という）、１１４．１１５は
、各々、ＨＶＴ、現像バイアスＤＣ用のオペアンプであ
る。
上記構成にて、ＡＣラインが入力されると、絶縁トラン
ス１０４を介して、ゼロクロス検知回路１０６及び振幅
検知回路１０７に降圧されたＡＣ入力端子が入力される
。ゼロクロス検知回路１０６では、コンパレータ等を用
い、ＡＣライン電圧がゼロになるタイミングを検知し、
これをＣＰＵコア１０８に入力する６ＣＰＵコア１０８
内では、ゼロクロスの信号を受は取ると、タイマ割込を
発生させ、タイマ割込から復帰した時点て、ＡＣ入力ス
イッチ１０１をオンする。ＡＣ入力スイッチ１０１は、
フォトサイリスタ等にて構成される。また、このタイマ
時間の設定は、あらかじめＣＰＵ １０８内のプログラ
ム中にて定められており、こ゛の時間は、ＡＣ入力スイ
ッチ１０１かオンされた場合、ＡＣラインに流れる突入
電流か、最も小さくなるように設定される。
ス１０４を介して、ゼロクロス検知回路１０６及び振幅
検知回路１０７に降圧されたＡＣ入力端子が入力される
。ゼロクロス検知回路１０６では、コンパレータ等を用
い、ＡＣライン電圧がゼロになるタイミングを検知し、
これをＣＰＵコア１０８に入力する６ＣＰＵコア１０８
内では、ゼロクロスの信号を受は取ると、タイマ割込を
発生させ、タイマ割込から復帰した時点て、ＡＣ入力ス
イッチ１０１をオンする。ＡＣ入力スイッチ１０１は、
フォトサイリスタ等にて構成される。また、このタイマ
時間の設定は、あらかじめＣＰＵ １０８内のプログラ
ム中にて定められており、こ゛の時間は、ＡＣ入力スイ
ッチ１０１かオンされた場合、ＡＣラインに流れる突入
電流か、最も小さくなるように設定される。
一方、タイマーカウンタ１０９は、ｃｐｕ１０８のプロ
グラミング制御下で、Ｄ／Ａコンバータを形成する。ｃ
ｐｕ ｔ ｏｓのプログラム中の偵により、タイマ・カ
ウンタ１０９のパルス幅を制御する。該出力を外部の積
分回路Ｒ１，ＣＩで平滑してアナログ出力に変換する。
グラミング制御下で、Ｄ／Ａコンバータを形成する。ｃ
ｐｕ ｔ ｏｓのプログラム中の偵により、タイマ・カ
ウンタ１０９のパルス幅を制御する。該出力を外部の積
分回路Ｒ１，ＣＩで平滑してアナログ出力に変換する。
該アナログ出力は、マルチプレクサ１１０により、複数
チャンネルに分配され、各々の出力電圧がＣ２〜Ｃ４に
充電保持される。該Ｄ／Ａコンバータの出力は、蛍光灯
光量設定、帯電用高圧の設定、現像バイアスＤＣの設定
に用いられる。ＰＷＭ回路１１１は、該Ｄ／Ａ出力に応
じてパルス幅制御を行って蛍光灯の出力制御を行う。オ
ペアンプ１１４．１１５は、各々入力に加えられたＤ／
Ａ値と、各々の逆極性入力端子に加えられた帯電用出力
の負荷電流、現像用直流バイアス出力の検出電圧とを比
較して、その出力をＰＷＭ回路１１２．１１３に加え、
それぞのコンバータトランスの通電時間を制御する。Ｐ
ＷＭ回路１１１の制御は、前述のゼロクロスのタイミン
グに同期して行ねねる。
チャンネルに分配され、各々の出力電圧がＣ２〜Ｃ４に
充電保持される。該Ｄ／Ａコンバータの出力は、蛍光灯
光量設定、帯電用高圧の設定、現像バイアスＤＣの設定
に用いられる。ＰＷＭ回路１１１は、該Ｄ／Ａ出力に応
じてパルス幅制御を行って蛍光灯の出力制御を行う。オ
ペアンプ１１４．１１５は、各々入力に加えられたＤ／
Ａ値と、各々の逆極性入力端子に加えられた帯電用出力
の負荷電流、現像用直流バイアス出力の検出電圧とを比
較して、その出力をＰＷＭ回路１１２．１１３に加え、
それぞのコンバータトランスの通電時間を制御する。Ｐ
ＷＭ回路１１１の制御は、前述のゼロクロスのタイミン
グに同期して行ねねる。
次に、ＡＣライン入力に異常が発生した場合の動作につ
いて述べる。ＡＣラインの振幅が異常に上ったり、下っ
たりした場合、振幅検知回路１０７により、これかｃｐ
ｕｉｏａに伝えられる。振幅検知回路１０７は、ピーク
ホールド回路及びコンパレータ等から成る。ＣＰ０１０
８は、これを受けると割込を発生し、割込中にてタイマ
・カウンタ１０９の値を変更する。値は前述したＤ／Ａ
コンバータの出力を通じ、ＰＷＭ回路１１１．１１２，
１１３制御のオンパルス幅が最小となる様設定する。
いて述べる。ＡＣラインの振幅が異常に上ったり、下っ
たりした場合、振幅検知回路１０７により、これかｃｐ
ｕｉｏａに伝えられる。振幅検知回路１０７は、ピーク
ホールド回路及びコンパレータ等から成る。ＣＰ０１０
８は、これを受けると割込を発生し、割込中にてタイマ
・カウンタ１０９の値を変更する。値は前述したＤ／Ａ
コンバータの出力を通じ、ＰＷＭ回路１１１．１１２，
１１３制御のオンパルス幅が最小となる様設定する。
次に第２図により本発明の第２実施例である画像形成装
置の要部を説明する。
置の要部を説明する。
ＣＰＵのプログラムのソフト負担に余裕がある場合、こ
の実施例のように、蛍光灯ドライブ。
の実施例のように、蛍光灯ドライブ。
ＨＶＴドライブ、現像バイアスドライブ用各々にタイマ
／カウンタを持ち、該ドライブのための出力を該タイマ
／カウンタ２０３〜２０５より直接出力してもよい。
／カウンタを持ち、該ドライブのための出力を該タイマ
／カウンタ２０３〜２０５より直接出力してもよい。
この際、蛍光灯、ＨＶＴ、現像バイアス出力をＣＰＵに
取り込むためのＡ／Ｄ変換回路２０２゜マチルブレクサ
２０１．ＣＰＵ内にて、Ｊ亥Ａ／Ｄ変換回路の出力に応
じ、比例、積分、微分制御即ちＰＩＤ制御にて、各ドラ
イブの操作量を算出するための演算プログラム等が必要
になる。
取り込むためのＡ／Ｄ変換回路２０２゜マチルブレクサ
２０１．ＣＰＵ内にて、Ｊ亥Ａ／Ｄ変換回路の出力に応
じ、比例、積分、微分制御即ちＰＩＤ制御にて、各ドラ
イブの操作量を算出するための演算プログラム等が必要
になる。
上定着ヒータ、上定着ヒータ、ドラムヒータ等の制御に
於て、オーバーシュートが無く、外乱に強い温度制御を
行いたい場合、単なるオン・オフの制御ではなく、上述
のＰＩＤ制御を実施することで可能となる。
於て、オーバーシュートが無く、外乱に強い温度制御を
行いたい場合、単なるオン・オフの制御ではなく、上述
のＰＩＤ制御を実施することで可能となる。
次に、第３図により本発明の第３実施例である画像形成
装置の要部を説明する。この実施例では、ＡＣライン入
力の電圧振幅をＡ／Ｄ変換してｃｐｕに取り込んでいる
。
装置の要部を説明する。この実施例では、ＡＣライン入
力の電圧振幅をＡ／Ｄ変換してｃｐｕに取り込んでいる
。
この構成では、振幅検知回路で、ＡＣライン入力の異常
電圧が検知されたときのみＣＰＵ信号を送るのではなく
、ＡＣライン入力の電圧振幅をＡ／Ｄ変換回路でデジタ
ル信号に変換しＣＰＬＩに取り込み、ＣＰＵ内で異常電
圧の検知及び判断を行うことができる。
電圧が検知されたときのみＣＰＵ信号を送るのではなく
、ＡＣライン入力の電圧振幅をＡ／Ｄ変換回路でデジタ
ル信号に変換しＣＰＬＩに取り込み、ＣＰＵ内で異常電
圧の検知及び判断を行うことができる。
この実施例では、異常電圧ではなく、通常範囲内の電圧
変動に対し、ＡＣライン入力の電圧値に応じてＰＷＭ回
路の最大デユーティの設定値を変更するような機能を付
加できる。
変動に対し、ＡＣライン入力の電圧値に応じてＰＷＭ回
路の最大デユーティの設定値を変更するような機能を付
加できる。
この機能があると、通常範囲内にてＡＣライン入力の電
圧が変動し、更に、何らかの原因に依って各ドライブの
デユーティが最大になってしまい、出力に異常が生じる
（例えば過電圧か生じる）場合であっても、その異常の
度合を小さく抑えることができる。
圧が変動し、更に、何らかの原因に依って各ドライブの
デユーティが最大になってしまい、出力に異常が生じる
（例えば過電圧か生じる）場合であっても、その異常の
度合を小さく抑えることができる。
（発明の効果〕
以上説明したとおり、本発明によれば、画像形成装置に
おける、ＡＣライン入力のセロクロス検知、振幅検知を
含めたシーケンスコントローラ、電源制御回路の殆ど全
てを一チツプに集積でき、装置を小型、軽量化できる。
おける、ＡＣライン入力のセロクロス検知、振幅検知を
含めたシーケンスコントローラ、電源制御回路の殆ど全
てを一チツプに集積でき、装置を小型、軽量化できる。
また、各回路の結線か殆どチップ内で行われているので
、ノイズに強く、チップの端子が少なくてすむ。
、ノイズに強く、チップの端子が少なくてすむ。
第１図は第１実施例のブロック図、第２図は第２実施例
のブロック図、第３図は第３実施例のブロック図である
。 １０６・・・・・・ゼロクロス検知回路１０７・・・・
・・振幅検知回路 １０８・・・・・・ＣＰＵコア １１０・・・・・・マルチプレクサ １１１−・・・−Ｐ Ｗ Ｍ回路
のブロック図、第３図は第３実施例のブロック図である
。 １０６・・・・・・ゼロクロス検知回路１０７・・・・
・・振幅検知回路 １０８・・・・・・ＣＰＵコア １１０・・・・・・マルチプレクサ １１１−・・・−Ｐ Ｗ Ｍ回路
Claims (3)
- （１）ＣＰＵと、その周辺のメモリ、カウンタ等のデジ
タル回路と、オペアンプ、ＰＷＭ回路、マルチプレクサ
、Ａ／Ｄ・Ｄ／Ａ変換回路等のアナログ回路と、ＡＣラ
イン入力のゼロクロス検知回路、振幅検知回路とを同一
チップに集積した集積回路を備えていることを特徴とす
る画像形成装置。 - （２）ＡＣライン入力のゼロクロス検知回路の出力を受
ける、ＡＣ電源の投入タイミングを制御する手段を備え
ていることを特徴とする請求項１記載の画像形成装置。 - （３）ＡＣライン入力の電圧振幅検知回路の出力を受け
る、ＰＷＭ回路の最大、最小デューティ設定手段を備え
ていることを特徴とする請求項１記載の画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091619A JPH01263664A (ja) | 1988-04-15 | 1988-04-15 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091619A JPH01263664A (ja) | 1988-04-15 | 1988-04-15 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01263664A true JPH01263664A (ja) | 1989-10-20 |
Family
ID=14031590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091619A Pending JPH01263664A (ja) | 1988-04-15 | 1988-04-15 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01263664A (ja) |
-
1988
- 1988-04-15 JP JP63091619A patent/JPH01263664A/ja active Pending
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