JP2004194483A - Ｄｃ−ｄｃコンバータの制御装置 - Google Patents
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Abstract
【課題】低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ−ＤＣコンバータの制御装置を提供すること。
【解決手段】スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置において、スイッチング周波数を規定するＰＦＭ信号を生成する際に、ＣＰＵ３０の演算部３１には、５ＭＨｚの基準クロックを与えて内部動作が良好に行われるように構成し、ＣＰＵ３０の内部カウンタ３２には基準クロックよりも高速である１０ＭＨｚのクロック信号を入力し、高速クロックのカウント動作を行わせる。カウンタ３２に入力するクロックのみを高速化することで高分解能のＰＦＭ信号を生成することが可能になる。
【選択図】 図２
【解決手段】スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置において、スイッチング周波数を規定するＰＦＭ信号を生成する際に、ＣＰＵ３０の演算部３１には、５ＭＨｚの基準クロックを与えて内部動作が良好に行われるように構成し、ＣＰＵ３０の内部カウンタ３２には基準クロックよりも高速である１０ＭＨｚのクロック信号を入力し、高速クロックのカウント動作を行わせる。カウンタ３２に入力するクロックのみを高速化することで高分解能のＰＦＭ信号を生成することが可能になる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ（直流変換器）の制御装置に関し、特に制御用の信号生成技術に関するものである。
【０００２】
【従来の技術】
従来、ＤＣ−ＤＣコンバータの制御装置は、スイッチング損失を低減するために、電圧共振を利用したゼロ電圧スイッチング方式や、電流共振を利用したゼロ電流スイッチング方式を採用する。これらのＤＣ−ＤＣコンバータにおいては、半導体スイッチング素子のオン時間を一定にし、スイッチング周波数を変化させることで出力電圧を制御する方法が一般的である（例えば、特許文献１及び２）。
【０００３】
このようなスイッチング周波数の制御をＣＰＵを用いて行う場合、ＣＰＵの内部カウンタで基準クロックをカウントするように構成され、出力電圧に応じたカウント値を計数した時点で制御用のパルスを発生させるようになっている。これにより、ＣＰＵは出力電圧に応じて周波数を変調したパルス信号（パルス周波数変調信号：ＰＦＭ信号）を生成することになり、ＤＣ−ＤＣコンバータの出力電圧が一定の状態に制御される。
【０００４】
例えば、図８に示すように、ＣＰＵ１００がクロック１１０から入力する５ＭＨｚの基準クロックを入力して内部動作を行うように構成され、出力電圧に応じたスイッチング周波数を決定するように構成される。また、ＣＰＵ１００には内部カウンタ１０２が設けられており、内部カウンタ１０２はＣＰＵ１００に入力する基準クロックをカウントし、ＣＰＵ１００の演算処理によって決定されるスイッチング周波数に適合した周期のＰＦＭ信号を出力するように構成される。
【０００５】
ここで仮に、ＣＰＵ１００から出力されるＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲で変調されるとする。この場合、図９に示すように、５ＭＨｚの基準クロックの１周期が０．２μｓであるため、内部カウンタ１０２は基準クロックを２７〜８０パルスカウントすることとなり、そのカウント結果に応じて１周期が５．４μｓ〜１６μｓとなるＰＦＭ信号を出力することとなる。
【０００６】
【特許文献１】
特開２００２−５８２４０号公報
【特許文献２】
特開２００２−２０９３７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、ＤＣ−ＤＣコンバータを制御するために低コストのＣＰＵを使用する場合、一般にＣＰＵの内部動作が高速クロックに追従できないため、ＣＰＵ動作のために低速クロックを使用せざるを得ず、内部カウンタのカウント用クロックも低速クロックをカウントすることになる。このため、従来の制御装置で低コストのＣＰＵを使用すると、ＰＦＭ信号の分解能が低く、微小な出力電圧の変動に対して追従できないという問題があった。そのためＰＦＭ信号の周波数変動幅が粗くなるため、ＤＣ−ＤＣコンバータの出力電圧も不安定なものとなっていた。
【０００８】
一方、ＣＰＵの内部動作（特に演算処理等）を高速クロックに追従できるように構成すると、ＣＰＵの単価が上昇し、制御装置がコストアップする点で問題がある。
【０００９】
そこで、本発明は、上記課題に鑑みてなされたものであって、低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ−ＤＣコンバータの制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置であって、基準クロックに基づいて内部動作を行うように構成され、前記出力電圧に基づいて前記周波数を決定する演算手段と、前記基準クロックよりも高速のクロック信号を発生させるクロック発生手段と、前記クロック発生手段で発生するクロック信号を分周して前記基準クロックを生成し、前記演算手段に与える分周手段と、前記クロック発生手段で発生するクロック信号をカウントするように構成され、前記演算手段で決定される前記周波数に基づくカウント動作を行うことによって、前記周波数成分を有する信号を生成するカウント手段と、を備えて構成される。
【００１１】
請求項２に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、前記カウント手段と前記演算手段とが１チップ集積回路で構成されることを特徴としている。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記１周期分のカウント動作を繰り返すことによって、前記周波数成分を有する信号を生成することを特徴としている。
【００１３】
請求項４に記載の発明は、請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる周期の半周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記半周期分のカウント動作を繰り返し、前記半周期分のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴としている。
【００１４】
請求項５に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記１周期分のカウント動作を繰り返すとともに、前記１周期の半周期分のカウント動作を繰り返し、各カウント動作のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
＜１．第１の実施の形態＞
まず、第１の実施の形態について説明する。図１は、本実施形態にかかるＤＣ−ＤＣコンバータ回路１と、その制御装置１０とを示す回路ブロック図である。ＤＣ−ＤＣコンバータ回路１は降圧型ＤＣ−ＤＣコンバータの一例を示すものであり、入力端子４，５間に印加される直流電源８の入力電圧Ｖｉより低い直流出力電圧Ｖｏを生成して出力端子６，７に接続される負荷９に印加するように構成され、全波形ゼロ電流スイッチング方式により制御される。
【００１７】
ＤＣ−ＤＣコンバータ回路１は、スイッチング素子Ｑ１と、スイッチング素子Ｑ１と逆並列に接続され、電流を逆方向に流すためのダイオード（ＦＥＴの場合、寄生ダイオード）Ｄ１と、スイッチング素子Ｑ１に直列接続された共振用リアクトルＬ１と、共振用コンデンサＣ１と、出力電圧Ｖｏの脈動を抑制するための低域通過フィルタを形成するリアクトルＬ２及びコンデンサＣ２と、スイッチング素子Ｑ１がオフしたときにリアクトルＬ２に蓄積されたエネルギーを放出するための還流用ダイオードＤ２とを備えて構成される。スイッチング素子Ｑ１は入力電圧Ｖｉをチョッピングするためのものであり、スイッチング素子Ｑ１のオンオフ動作は制御装置１０によって制御される。
【００１８】
また、ＤＣ−ＤＣコンバータ回路１にはリアクトルＬ１に流れる共振電流Ｉを検出するための電流検出回路３が設けられ、電流検出回路３で検出された電流値は制御装置１０に与えられる。さらに、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏも制御装置１０に与えられる。
【００１９】
制御装置１０は、スイッチング素子Ｑ１のオン時間を一定にし、オンオフ動作の周期（すなわち、スイッチング周波数）を出力電圧Ｖｏに応じて調整することにより、出力電圧Ｖｏを一定状態に制御する。制御装置１０は、出力電圧の設定値Ｖｓを生成する設定値生成回路１１と、スイッチング周波数を規定するＰＦＭ信号を生成するＰＦＭ信号生成回路１２と、スイッチング素子Ｑ１のオンタイミング及びオフタイミングを指示する制御回路１３と、スイッチング素子Ｑ１をオンオフ動作させるための駆動信号（パルス信号）を生成する駆動回路１４とを備えて構成される。
【００２０】
ＰＦＭ信号生成回路１２は出力電圧Ｖｏと設定値生成回路１１で生成される設定値Ｖｓとを比較し、出力電圧Ｖｏが行って位置に維持されるようなスイッチング周波数を決定し、そのスイッチング周波数成分を有するパルス信号（ＰＦＭ信号）を生成する。ＰＦＭ信号生成回路１２にて生成されるＰＦＭ信号は制御回路１３に与えられる。
【００２１】
制御回路１３は、例えば、ＰＦＭ信号生成回路１２から入力するＰＦＭ信号に応答して駆動回路１４にスイッチング素子Ｑ１をオンさせるためのオン信号を送出するとともに、スイッチング損失を抑制するために、電流検出回路３から入力する共振電流Ｉに基づいてオン信号送出から一定時間経過後にスイッチング素子Ｑ１をオフさせるためのオフ信号を送出するように構成される。なお、このような制御回路は例えば特開２００２−５８２４０号公報に開示されるものを利用することができる。
【００２２】
駆動回路１４は、スイッチング素子Ｑ１にスイッチング動作を行わせるための駆動信号を生成するものであり、制御回路１３からオン信号を入力したタイミングでターンオンし、オフ信号を入力したタイミングでターンオフするパルス信号をスイッチング素子Ｑ１に与えるように構成される。
【００２３】
このような制御装置１０のＰＦＭ信号生成回路１２は、高分解能のＰＦＭ信号を生成するために以下のように構成される。
【００２４】
図２は、本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。ＰＦＭ信号生成回路１２は、クロック２０と２分周器２１とＣＰＵ３０とを備えて構成される。またＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１と、入力するパルス信号のパルスをカウントする内部カウンタ３２とを備えて構成される。なお、ここでは演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００２５】
クロック２０は例えば水晶発振素子等によって構成され、ＣＰＵ３０に入力する基準クロックよりも高速である、１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。また、クロック２０にて生成される１０ＭＨｚのクロック信号はＣＰＵ３０の内部カウンタ３２に入力するように構成される。
【００２６】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１は内部カウンタ３２に対し、スイッチング周波数ｆに応じたカウント設定値を指示する。
【００２７】
カウンタ３２は１０ＭＨｚのクロック信号を入力し、パルスのカウント動作を行うとともに、カウント値が演算部３１によって指示されたカウント設定値に達すると、その時点でカウント値をリセットするとともに、ＰＦＭ信号をターンオンさせる。なお、ＰＦＭ信号をターンオフさせるタイミングは任意であるが、例えばＰＦＭ信号のデューティ比がほぼ５０％になるように、ターンオン時から所定時間経過後にターンオフするように設定しておくことが好ましい。この結果、カウンタ３２は、カウント値をリセットするごとに、１周期分のＰＦＭ信号を出力することになる。
【００２８】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる１周期分のカウント指令をカウンタ３２に与えるように構成され、カウンタ３２が、その１周期分のカウント動作を繰り返すことによって、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００２９】
図３は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてカウント設定値を５４〜１６０パルスの範囲内で設定する。そしてカウンタ３２はこのカウント設定値に基づいて１０ＭＨｚのクロック信号をカウントすることになる。このため、カウンタ３２は１０ＭＨｚのクロック信号を５４〜１６０パルスカウントすることとなり、そのカウント結果に応じて１周期が５．４μｓ〜１６μｓのＰＦＭ信号を出力することになる。
【００３０】
したがって、本実施形態では１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態では、出力電圧Ｖｏに応じてスイッチング周波数を変化させる場合に、そのスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００３１】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００３２】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００３３】
以上のように、制御装置１０はスイッチング素子Ｑ１のスイッチング周波数を変化させることによってＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏを制御するように構成されており、スイッチング周波数を規定するためのＰＦＭ信号を生成するように構成されている。
【００３４】
そしてＰＦＭ信号生成回路１２は、８ビットマイコン等の低コストのＣＰＵ３０を用いて構成され、ＣＰＵ３０の内部に、比較的低速の基準クロックに基づいて内部動作を行う演算部３１と、比較的高速のクロック信号をカウントするカウンタ３２とが設けられて１チップ集積回路を構成している。
【００３５】
このため、従来の構成と比較すると、２分周器２１を設けるだけで高分解能のＰＦＭ信号を生成することが可能であり、最も簡単かつ低コストに、高分解能のＰＦＭ信号を得るためのＤＣ−ＤＣコンバータの制御装置を実現することができる。
【００３６】
なお、本実施形態では、演算部３１がカウンタ３２に対してＰＦＭ信号の一周期分に応じたカウント設定値を指示するように構成された例を示したが、これに限定されるものではなく、ＰＦＭ信号の半周期分のカウント設定値を指示するようにしてもよい。
【００３７】
＜２．第２の実施の形態＞
次に、第２の実施の形態について説明する。上記第１の実施の形態では、カウンタ３２はＣＰＵ３０の内部に設けられるものであるため、内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合も想定される。そのため、本実施形態ではＣＰＵ外部にカウンタを配置する構成例を示す。なお、ＤＣ−ＤＣコンバータ回路１及び制御装置１０の構成は図１に示したものと同様である。
【００３８】
図４は本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。なお、図４において上述した部材と同様の部材には同一符号を付している。
【００３９】
ＰＦＭ信号生成回路１２は、クロック２０、２分周器２１、ＣＰＵ３０、カウンタ４０、比較器４１及び矩形波生成回路４２を備えて構成される。ＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１を備える。なお、ここでも演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００４０】
クロック２０は例えば１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。
【００４１】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１はスイッチング周波数ｆから一義的に定まるＰＦＭ信号半周期分のカウント設定値を８ビットデータとして比較器４１に指示するように構成される。
【００４２】
また、クロック２０にて生成される１０ＭＨｚのクロック信号は、ＣＰＵ３０とは別個に設けられたカウンタ４０に入力するように構成される。
【００４３】
カウンタ４０は例えば８ビットカウンタによって構成され、１０ＭＨｚのクロック信号をカウントし、そのカウント値を逐次８ビットデータとして比較器４１に出力するように構成される。
【００４４】
比較器４１は８ビットコンパレータとして構成され、カウンタ４０から入力するカウント値と、ＣＰＵ３０から入力するカウント設定値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号を出力するように構成される。これに対し、全てのビットが一致しなければ比較結果としてパルス波形は出力されない。
【００４５】
全てのビットが一致した場合のパルス信号は、矩形波生成回路４２に与えられるとともに、カウンタ４０のリセット信号として利用するためにカウンタ４０に与えられる。
【００４６】
カウンタ４０は比較器４１からのリセット信号を入力すると、カウント値をリセットしてカウント動作を継続する。このためカウンタ４０はスイッチング周波数ｆによって定まるＰＦＭ信号半周期分のカウント動作を繰り返し行うこととなり比較器４１からはＰＦＭ信号半周期毎にパルス信号が出力される。
【００４７】
矩形波生成回路４２は比較器４１からＰＦＭ信号半周期を規定するパルス信号を入力すると、そのパルス信号からＰＦＭ信号を生成し、出力する。
【００４８】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる周期の半周期分のカウント指令を、比較器４１に与えるように構成され、カウンタ４０及び比較器４１が、その半周期分のカウント動作を繰り返し、半周期分のカウント終了に伴って信号のオンオフを行うことにより、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００４９】
図５は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてＰＦＭ信号１周期分のカウント設定値を５４〜１６０パルスの範囲内で設定する。このため、演算部３１は比較器４１に対して与えるＰＦＭ信号半周期分のカウント設定値を、２７〜８０パルスの範囲内で設定する。
【００５０】
カウンタ４０は１０ＭＨｚのカウント用クロックをカウントし、そのカウント値を逐次出力する。そして比較器４１はカウント設定値とカウンタ４０によるカウント値とを比較し、その比較結果としてＰＦＭ信号の半周期毎（すなわち、２．７μｓ〜８μｓの間隔毎）にパルス信号を発生させる。
【００５１】
そして矩形波生成回路４２は比較器４１からのパルス信号を入力するタイミングで、オンオフを繰り返すＰＦＭ信号を生成する。この結果、矩形波生成回路４２によって１周期が５．４μｓ〜１６μｓのＰＦＭ信号が生成され、ＰＦＭ信号生成回路１２から出力されることになる。
【００５２】
したがって、本実施形態でも１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態でもスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００５３】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００５４】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００５５】
以上のように、本実施形態のＰＦＭ信号生成回路１２は、ＣＰＵ３０が比較的低速の基準クロックに基づいて内部動作を行うように構成されるのに対し、ＣＰＵ３０とは別に設けられたカウンタ４０が比較的高速のクロック信号をカウントするように構成される。
【００５６】
このため、第１の実施の形態の内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合があり得るが、本実施形態のように１０ＭＨｚのクロック信号に追従可能なカウンタ機能をＣＰＵ３０の外部に設けることで良好に動作させることが可能になる。
【００５７】
さらに、本実施形態では、ＰＦＭ信号の半周期毎にカウント動作を繰り返すように構成されているので、ＰＦＭ信号を生成するためのパルス信号が半周期毎に生成され、デューティ比５０％の正確なＰＦＭ信号を生成することが可能になり、ＰＦＭ信号の信頼性を向上させることができる。ただし、ＰＦＭ信号の半周期毎にカウント動作を繰り返す場合に限られず、１周期毎にカウント動作を繰り返すように構成されてもよい。
【００５８】
＜３．第３の実施の形態＞
次に、第３の実施の形態について説明する。本実施形態でもＣＰＵ外部にカウンタを配置する構成例を示す。なお、ＤＣ−ＤＣコンバータ回路１及び制御装置１０の構成は図１に示したものと同様である。
【００５９】
図６は本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。なお、図６において上述した部材と同様の部材には同一符号を付している。
【００６０】
ＰＦＭ信号生成回路１２は、クロック２０、２分周器２１、ＣＰＵ３０、カウンタ５０、第１比較器５１、第２比較器５２、論理和回路５３、矩形波生成回路５４、及び１／２回路５５を備えて構成される。ＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１を備える。なお、ここでも演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００６１】
クロック２０は例えば１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。
【００６２】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１はスイッチング周波数ｆから一義的に定まるＰＦＭ信号１周期分のカウント設定値を８ビットデータとして比較器５１及び１／２回路５５に出力するように構成される。
【００６３】
１／２回路５５は例えばシフトレジスタ等によって構成され、カウント設定値を示す８ビットデータの各ビットを下位桁にシフトさせる。例えば、演算部３１から１周期分のカウント設定値として５４パルスが設定されていた場合、８ビットデータは”００１１０１１０”であるが、これを１／２回路５５において下位桁に１ビットずつシフトさせることで８ビットデータを”０００１１０１１”に変換する。また、演算部３１から１周期分のカウント設定値として１６０パルスが設定されていた場合、８ビットデータは”１０１０００００”であるが、これを下位桁に１ビットずつシフトさせることで８ビットデータを”０１０１００００”に変換する。このような変換処理により、カウント設定値は１／２の値となり、その値が比較器５２に与えられる。
【００６４】
また、クロック２０にて生成される１０ＭＨｚのクロック信号は、ＣＰＵ３０とは別個に設けられたカウンタ５０に入力するように構成される。
【００６５】
カウンタ５０は例えば８ビットカウンタによって構成され、１０ＭＨｚのクロック信号をカウントし、そのカウント値を逐次８ビットデータとして比較器５１，５２に出力するように構成される。
【００６６】
比較器５１，５２はそれぞれ８ビットコンパレータとして構成される。比較器５１は、カウンタ５０から入力するカウント値と、ＣＰＵ３０から入力するカウント設定値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号（Ｓ１）を出力するように構成される。また、比較器５２はカウンタ５０から入力するカウント値と、１／２回路５５から入力するカウント設定値の１／２の値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号（Ｓ２）を出力するように構成される。各比較器５１，５２から出力されるパルス信号は論理和回路５３に与えられるとともに、比較器５１のパルス信号はカウンタ５０のリセット信号として利用するためにカウンタ５０に与えられる。
【００６７】
このため、比較器５１からのパルス信号（Ｓ１）は、カウンタ５０が１０ＭＨｚのクロック信号のカウント動作を行い、ＰＦＭ信号１周期分のカウント値に至った時点で送出され、比較器５２からのパルス信号（Ｓ２）は、カウンタ５０のカウント値がＰＦＭ信号半周期分のカウント値に至った時点で送出される。
【００６８】
論理和回路５３は比較器５１，５２からのパルス信号（Ｓ１，Ｓ２）の論理和信号（Ｓ３）を生成し、矩形波生成回路５４に送出する。このため、論理和回路５３からは、スイッチング周波数ｆによって定まるＰＦＭ信号半周期毎にパルス信号が出力される。
【００６９】
矩形波生成回路５４は論理和回路５３からＰＦＭ信号半周期を規定するパルス信号を入力すると、そのパルス信号からＰＦＭ信号を生成し、出力する。
【００７０】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる１周期分のカウント指令を送出するように構成され、カウンタ５０及び比較器５１，５２が、その１周期分のカウント動作を繰り返すとともに、その１周期の半周期分のカウント動作を繰り返し、各カウント動作のカウント終了に伴って信号のオンオフを行うことにより、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００７１】
図７は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてＰＦＭ信号１周期分のカウント設定値を５４〜１６０パルスの範囲内で設定する。このカウント設定値は比較器５１及び１／２回路５５に与えられ、１／２回路５５によりカウント設定値が１／２に変換された値（２７〜８０パルス）が比較器５２に与えられる。
【００７２】
カウンタ５０は１０ＭＨｚのカウント用クロックをカウントし、そのカウント値を逐次出力する。そして比較器５１はカウント設定値とカウンタ５０によるカウント値とを比較し、その比較結果としてＰＦＭ信号の１周期毎にパルス信号（Ｓ１）を発生させる。また、比較器５２はカウント設定値の１／２の値とカウンタ５０によるカウント値とを比較し、その比較結果として、比較器５１のパルス信号（Ｓ１）とは半周期ずれたパルス信号（Ｓ２）を発生させる。
【００７３】
論理和回路５３は各パルス信号（Ｓ１，Ｓ２）から論理和信号（Ｓ３）を生成し、矩形波生成回路５４に送出する。そして矩形波生成回路５４は論理和信号（Ｓ３）を入力するタイミングで、オンオフを繰り返すＰＦＭ信号を生成する。この結果、矩形波生成回路５４によって１周期が５．４μｓ〜１６μｓのＰＦＭ信号が生成され、ＰＦＭ信号生成回路１２から出力されることになる。
【００７４】
したがって、本実施形態でも１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態でもスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００７５】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００７６】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００７７】
以上のように、本実施形態のＰＦＭ信号生成回路１２でも、ＣＰＵ３０が比較的低速の基準クロックに基づいて内部動作を行うように構成されるのに対し、ＣＰＵ３０とは別に設けられたカウンタ５０が比較的高速のクロック信号をカウントするように構成される。
【００７８】
このため、第１の実施の形態の内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合があり得るが、本実施形態のように１０ＭＨｚのクロック信号に追従可能なカウンタ機能をＣＰＵ３０の外部に設けることで良好に動作させることが可能になる。
【００７９】
さらに、本実施形態では、１／２回路５５の作用によって、ＰＦＭ信号の半周期毎にパルス信号の生成が可能なように構成されているので、ＰＦＭ信号を生成するためのパルス信号が半周期毎に生成され、デューティ比５０％の正確なＰＦＭ信号を生成することが可能になり、ＰＦＭ信号の信頼性を向上させることができる。
【００８０】
なお、本実施形態では、演算部３１がＰＦＭ信号の一周期分に応じたカウント設定値を指示するように構成された例を示したが、これに限定されるものではなく、ＰＦＭ信号の半周期分のカウント設定値を指示するようにしてもよい。この場合、１／２回路５５の作用により、ＰＦＭ信号の１／４周期毎にパルス信号の生成が可能となり、１周期をより多く分周させた信号からＰＦＭ信号を生成することが可能になるので、ＰＦＭ信号の信頼性がさらに向上する。
【００８１】
また、本実施形態では、カウント設定値が偶数の場合、比較器５２からのパルス信号（Ｓ２）は正確に半周期の位置で発生するが、カウント設定値が奇数の場合には、比較器５２からのパルス信号（Ｓ２）は正確に半周期の位置では発生しない。しかし、この現象はＰＦＭ信号の分解能に影響を与えるものではない。
【００８２】
＜４．変形例＞
以上、本発明の実施の形態について説明したが、本発明は上記説明した内容のものに限定されるものではない。
【００８３】
例えば、上記においては、ＣＰＵ３０が５ＭＨｚの基準クロックで動作する場合を示したが、これに限定されるものではない。また、カウンタ用のクロックが１０ＭＨｚである場合を示したが、これに限定されるものでもない。すなわち、クロック２０がＣＰＵ３０の基準クロックのＮ倍（Ｎ＞１）のクロック信号を生成し、そのクロック信号をＮ分周することによってＣＰＵ３０の基準クロックを生成するように構成してもよい。
【００８４】
また、上記においては、ＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲内で定められる例を示したが、これに限定されるものでもない。そのためカウント設定値も上述した値に限定されるものではない。
【００８５】
また、上記においては、ＤＣ−ＤＣコンバータ回路１が電流共振型である場合を例示したが、これに限定されるものでもなく、電圧共振型であっても本発明の構成を適用することは可能である。
【００８６】
【発明の効果】
以上説明したように、請求項１乃至５に記載の発明によれば、演算手段が比較的低速の基準クロックに基づいて内部動作が可能であり、カウント手段が比較的高速のクロック信号をカウントしてスイッチング周波数の周波数成分を有する信号を生成することが可能であるため、低コストのＣＰＵを使用しつつも、高分解能の信号を出力することが可能である。このため、信号の周波数変動幅を微小な単位で調整することができ、ＤＣ−ＤＣコンバータの出力電圧の微小な変動に対しても追従させることができ、出力電圧の安定化を図ることができる。
【００８７】
また、特に請求項２に記載の発明によれば、カウント手段と演算手段とが１チップ集積回路で構成されるので、簡単かつ低コストに、高分解能の信号を得ることができる。
【００８８】
また、特に請求項４及び５に記載の発明によれば、半周期毎に信号のオンオフが行われるので、信頼性の高い信号を得ることができる。
【図面の簡単な説明】
【図１】ＤＣ−ＤＣコンバータ回路とその制御装置とを示す回路ブロック図である。
【図２】第１の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図３】第１の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図４】第２の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図５】第２の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図６】第３の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図７】第３の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図８】従来のＰＦＭ信号生成回路を示す図である。
【図９】従来のＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【符号の説明】
１ ＤＣ−ＤＣコンバータ回路
１０ 制御装置
１１ 設定値生成回路
１２ ＰＦＭ信号生成回路
１３ 制御回路
１４ 駆動回路
２０ クロック（クロック発生手段）
２１ ２分周器（分周手段）
３０ ＣＰＵ（１チップ集積回路）
３１ 演算部（演算手段）
３２，４０，５０ カウンタ
４１，５１，５２ 比較器
４２，５４ 矩形波生成回路
５３ 論理和回路
５５ １／２回路
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ（直流変換器）の制御装置に関し、特に制御用の信号生成技術に関するものである。
【０００２】
【従来の技術】
従来、ＤＣ−ＤＣコンバータの制御装置は、スイッチング損失を低減するために、電圧共振を利用したゼロ電圧スイッチング方式や、電流共振を利用したゼロ電流スイッチング方式を採用する。これらのＤＣ−ＤＣコンバータにおいては、半導体スイッチング素子のオン時間を一定にし、スイッチング周波数を変化させることで出力電圧を制御する方法が一般的である（例えば、特許文献１及び２）。
【０００３】
このようなスイッチング周波数の制御をＣＰＵを用いて行う場合、ＣＰＵの内部カウンタで基準クロックをカウントするように構成され、出力電圧に応じたカウント値を計数した時点で制御用のパルスを発生させるようになっている。これにより、ＣＰＵは出力電圧に応じて周波数を変調したパルス信号（パルス周波数変調信号：ＰＦＭ信号）を生成することになり、ＤＣ−ＤＣコンバータの出力電圧が一定の状態に制御される。
【０００４】
例えば、図８に示すように、ＣＰＵ１００がクロック１１０から入力する５ＭＨｚの基準クロックを入力して内部動作を行うように構成され、出力電圧に応じたスイッチング周波数を決定するように構成される。また、ＣＰＵ１００には内部カウンタ１０２が設けられており、内部カウンタ１０２はＣＰＵ１００に入力する基準クロックをカウントし、ＣＰＵ１００の演算処理によって決定されるスイッチング周波数に適合した周期のＰＦＭ信号を出力するように構成される。
【０００５】
ここで仮に、ＣＰＵ１００から出力されるＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲で変調されるとする。この場合、図９に示すように、５ＭＨｚの基準クロックの１周期が０．２μｓであるため、内部カウンタ１０２は基準クロックを２７〜８０パルスカウントすることとなり、そのカウント結果に応じて１周期が５．４μｓ〜１６μｓとなるＰＦＭ信号を出力することとなる。
【０００６】
【特許文献１】
特開２００２−５８２４０号公報
【特許文献２】
特開２００２−２０９３７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、ＤＣ−ＤＣコンバータを制御するために低コストのＣＰＵを使用する場合、一般にＣＰＵの内部動作が高速クロックに追従できないため、ＣＰＵ動作のために低速クロックを使用せざるを得ず、内部カウンタのカウント用クロックも低速クロックをカウントすることになる。このため、従来の制御装置で低コストのＣＰＵを使用すると、ＰＦＭ信号の分解能が低く、微小な出力電圧の変動に対して追従できないという問題があった。そのためＰＦＭ信号の周波数変動幅が粗くなるため、ＤＣ−ＤＣコンバータの出力電圧も不安定なものとなっていた。
【０００８】
一方、ＣＰＵの内部動作（特に演算処理等）を高速クロックに追従できるように構成すると、ＣＰＵの単価が上昇し、制御装置がコストアップする点で問題がある。
【０００９】
そこで、本発明は、上記課題に鑑みてなされたものであって、低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ−ＤＣコンバータの制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置であって、基準クロックに基づいて内部動作を行うように構成され、前記出力電圧に基づいて前記周波数を決定する演算手段と、前記基準クロックよりも高速のクロック信号を発生させるクロック発生手段と、前記クロック発生手段で発生するクロック信号を分周して前記基準クロックを生成し、前記演算手段に与える分周手段と、前記クロック発生手段で発生するクロック信号をカウントするように構成され、前記演算手段で決定される前記周波数に基づくカウント動作を行うことによって、前記周波数成分を有する信号を生成するカウント手段と、を備えて構成される。
【００１１】
請求項２に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、前記カウント手段と前記演算手段とが１チップ集積回路で構成されることを特徴としている。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記１周期分のカウント動作を繰り返すことによって、前記周波数成分を有する信号を生成することを特徴としている。
【００１３】
請求項４に記載の発明は、請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる周期の半周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記半周期分のカウント動作を繰り返し、前記半周期分のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴としている。
【００１４】
請求項５に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、前記演算手段が、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、前記カウント手段が、前記１周期分のカウント動作を繰り返すとともに、前記１周期の半周期分のカウント動作を繰り返し、各カウント動作のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
＜１．第１の実施の形態＞
まず、第１の実施の形態について説明する。図１は、本実施形態にかかるＤＣ−ＤＣコンバータ回路１と、その制御装置１０とを示す回路ブロック図である。ＤＣ−ＤＣコンバータ回路１は降圧型ＤＣ−ＤＣコンバータの一例を示すものであり、入力端子４，５間に印加される直流電源８の入力電圧Ｖｉより低い直流出力電圧Ｖｏを生成して出力端子６，７に接続される負荷９に印加するように構成され、全波形ゼロ電流スイッチング方式により制御される。
【００１７】
ＤＣ−ＤＣコンバータ回路１は、スイッチング素子Ｑ１と、スイッチング素子Ｑ１と逆並列に接続され、電流を逆方向に流すためのダイオード（ＦＥＴの場合、寄生ダイオード）Ｄ１と、スイッチング素子Ｑ１に直列接続された共振用リアクトルＬ１と、共振用コンデンサＣ１と、出力電圧Ｖｏの脈動を抑制するための低域通過フィルタを形成するリアクトルＬ２及びコンデンサＣ２と、スイッチング素子Ｑ１がオフしたときにリアクトルＬ２に蓄積されたエネルギーを放出するための還流用ダイオードＤ２とを備えて構成される。スイッチング素子Ｑ１は入力電圧Ｖｉをチョッピングするためのものであり、スイッチング素子Ｑ１のオンオフ動作は制御装置１０によって制御される。
【００１８】
また、ＤＣ−ＤＣコンバータ回路１にはリアクトルＬ１に流れる共振電流Ｉを検出するための電流検出回路３が設けられ、電流検出回路３で検出された電流値は制御装置１０に与えられる。さらに、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏも制御装置１０に与えられる。
【００１９】
制御装置１０は、スイッチング素子Ｑ１のオン時間を一定にし、オンオフ動作の周期（すなわち、スイッチング周波数）を出力電圧Ｖｏに応じて調整することにより、出力電圧Ｖｏを一定状態に制御する。制御装置１０は、出力電圧の設定値Ｖｓを生成する設定値生成回路１１と、スイッチング周波数を規定するＰＦＭ信号を生成するＰＦＭ信号生成回路１２と、スイッチング素子Ｑ１のオンタイミング及びオフタイミングを指示する制御回路１３と、スイッチング素子Ｑ１をオンオフ動作させるための駆動信号（パルス信号）を生成する駆動回路１４とを備えて構成される。
【００２０】
ＰＦＭ信号生成回路１２は出力電圧Ｖｏと設定値生成回路１１で生成される設定値Ｖｓとを比較し、出力電圧Ｖｏが行って位置に維持されるようなスイッチング周波数を決定し、そのスイッチング周波数成分を有するパルス信号（ＰＦＭ信号）を生成する。ＰＦＭ信号生成回路１２にて生成されるＰＦＭ信号は制御回路１３に与えられる。
【００２１】
制御回路１３は、例えば、ＰＦＭ信号生成回路１２から入力するＰＦＭ信号に応答して駆動回路１４にスイッチング素子Ｑ１をオンさせるためのオン信号を送出するとともに、スイッチング損失を抑制するために、電流検出回路３から入力する共振電流Ｉに基づいてオン信号送出から一定時間経過後にスイッチング素子Ｑ１をオフさせるためのオフ信号を送出するように構成される。なお、このような制御回路は例えば特開２００２−５８２４０号公報に開示されるものを利用することができる。
【００２２】
駆動回路１４は、スイッチング素子Ｑ１にスイッチング動作を行わせるための駆動信号を生成するものであり、制御回路１３からオン信号を入力したタイミングでターンオンし、オフ信号を入力したタイミングでターンオフするパルス信号をスイッチング素子Ｑ１に与えるように構成される。
【００２３】
このような制御装置１０のＰＦＭ信号生成回路１２は、高分解能のＰＦＭ信号を生成するために以下のように構成される。
【００２４】
図２は、本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。ＰＦＭ信号生成回路１２は、クロック２０と２分周器２１とＣＰＵ３０とを備えて構成される。またＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１と、入力するパルス信号のパルスをカウントする内部カウンタ３２とを備えて構成される。なお、ここでは演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００２５】
クロック２０は例えば水晶発振素子等によって構成され、ＣＰＵ３０に入力する基準クロックよりも高速である、１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。また、クロック２０にて生成される１０ＭＨｚのクロック信号はＣＰＵ３０の内部カウンタ３２に入力するように構成される。
【００２６】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１は内部カウンタ３２に対し、スイッチング周波数ｆに応じたカウント設定値を指示する。
【００２７】
カウンタ３２は１０ＭＨｚのクロック信号を入力し、パルスのカウント動作を行うとともに、カウント値が演算部３１によって指示されたカウント設定値に達すると、その時点でカウント値をリセットするとともに、ＰＦＭ信号をターンオンさせる。なお、ＰＦＭ信号をターンオフさせるタイミングは任意であるが、例えばＰＦＭ信号のデューティ比がほぼ５０％になるように、ターンオン時から所定時間経過後にターンオフするように設定しておくことが好ましい。この結果、カウンタ３２は、カウント値をリセットするごとに、１周期分のＰＦＭ信号を出力することになる。
【００２８】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる１周期分のカウント指令をカウンタ３２に与えるように構成され、カウンタ３２が、その１周期分のカウント動作を繰り返すことによって、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００２９】
図３は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてカウント設定値を５４〜１６０パルスの範囲内で設定する。そしてカウンタ３２はこのカウント設定値に基づいて１０ＭＨｚのクロック信号をカウントすることになる。このため、カウンタ３２は１０ＭＨｚのクロック信号を５４〜１６０パルスカウントすることとなり、そのカウント結果に応じて１周期が５．４μｓ〜１６μｓのＰＦＭ信号を出力することになる。
【００３０】
したがって、本実施形態では１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態では、出力電圧Ｖｏに応じてスイッチング周波数を変化させる場合に、そのスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００３１】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００３２】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００３３】
以上のように、制御装置１０はスイッチング素子Ｑ１のスイッチング周波数を変化させることによってＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏを制御するように構成されており、スイッチング周波数を規定するためのＰＦＭ信号を生成するように構成されている。
【００３４】
そしてＰＦＭ信号生成回路１２は、８ビットマイコン等の低コストのＣＰＵ３０を用いて構成され、ＣＰＵ３０の内部に、比較的低速の基準クロックに基づいて内部動作を行う演算部３１と、比較的高速のクロック信号をカウントするカウンタ３２とが設けられて１チップ集積回路を構成している。
【００３５】
このため、従来の構成と比較すると、２分周器２１を設けるだけで高分解能のＰＦＭ信号を生成することが可能であり、最も簡単かつ低コストに、高分解能のＰＦＭ信号を得るためのＤＣ−ＤＣコンバータの制御装置を実現することができる。
【００３６】
なお、本実施形態では、演算部３１がカウンタ３２に対してＰＦＭ信号の一周期分に応じたカウント設定値を指示するように構成された例を示したが、これに限定されるものではなく、ＰＦＭ信号の半周期分のカウント設定値を指示するようにしてもよい。
【００３７】
＜２．第２の実施の形態＞
次に、第２の実施の形態について説明する。上記第１の実施の形態では、カウンタ３２はＣＰＵ３０の内部に設けられるものであるため、内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合も想定される。そのため、本実施形態ではＣＰＵ外部にカウンタを配置する構成例を示す。なお、ＤＣ−ＤＣコンバータ回路１及び制御装置１０の構成は図１に示したものと同様である。
【００３８】
図４は本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。なお、図４において上述した部材と同様の部材には同一符号を付している。
【００３９】
ＰＦＭ信号生成回路１２は、クロック２０、２分周器２１、ＣＰＵ３０、カウンタ４０、比較器４１及び矩形波生成回路４２を備えて構成される。ＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１を備える。なお、ここでも演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００４０】
クロック２０は例えば１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。
【００４１】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１はスイッチング周波数ｆから一義的に定まるＰＦＭ信号半周期分のカウント設定値を８ビットデータとして比較器４１に指示するように構成される。
【００４２】
また、クロック２０にて生成される１０ＭＨｚのクロック信号は、ＣＰＵ３０とは別個に設けられたカウンタ４０に入力するように構成される。
【００４３】
カウンタ４０は例えば８ビットカウンタによって構成され、１０ＭＨｚのクロック信号をカウントし、そのカウント値を逐次８ビットデータとして比較器４１に出力するように構成される。
【００４４】
比較器４１は８ビットコンパレータとして構成され、カウンタ４０から入力するカウント値と、ＣＰＵ３０から入力するカウント設定値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号を出力するように構成される。これに対し、全てのビットが一致しなければ比較結果としてパルス波形は出力されない。
【００４５】
全てのビットが一致した場合のパルス信号は、矩形波生成回路４２に与えられるとともに、カウンタ４０のリセット信号として利用するためにカウンタ４０に与えられる。
【００４６】
カウンタ４０は比較器４１からのリセット信号を入力すると、カウント値をリセットしてカウント動作を継続する。このためカウンタ４０はスイッチング周波数ｆによって定まるＰＦＭ信号半周期分のカウント動作を繰り返し行うこととなり比較器４１からはＰＦＭ信号半周期毎にパルス信号が出力される。
【００４７】
矩形波生成回路４２は比較器４１からＰＦＭ信号半周期を規定するパルス信号を入力すると、そのパルス信号からＰＦＭ信号を生成し、出力する。
【００４８】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる周期の半周期分のカウント指令を、比較器４１に与えるように構成され、カウンタ４０及び比較器４１が、その半周期分のカウント動作を繰り返し、半周期分のカウント終了に伴って信号のオンオフを行うことにより、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００４９】
図５は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてＰＦＭ信号１周期分のカウント設定値を５４〜１６０パルスの範囲内で設定する。このため、演算部３１は比較器４１に対して与えるＰＦＭ信号半周期分のカウント設定値を、２７〜８０パルスの範囲内で設定する。
【００５０】
カウンタ４０は１０ＭＨｚのカウント用クロックをカウントし、そのカウント値を逐次出力する。そして比較器４１はカウント設定値とカウンタ４０によるカウント値とを比較し、その比較結果としてＰＦＭ信号の半周期毎（すなわち、２．７μｓ〜８μｓの間隔毎）にパルス信号を発生させる。
【００５１】
そして矩形波生成回路４２は比較器４１からのパルス信号を入力するタイミングで、オンオフを繰り返すＰＦＭ信号を生成する。この結果、矩形波生成回路４２によって１周期が５．４μｓ〜１６μｓのＰＦＭ信号が生成され、ＰＦＭ信号生成回路１２から出力されることになる。
【００５２】
したがって、本実施形態でも１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態でもスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００５３】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００５４】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００５５】
以上のように、本実施形態のＰＦＭ信号生成回路１２は、ＣＰＵ３０が比較的低速の基準クロックに基づいて内部動作を行うように構成されるのに対し、ＣＰＵ３０とは別に設けられたカウンタ４０が比較的高速のクロック信号をカウントするように構成される。
【００５６】
このため、第１の実施の形態の内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合があり得るが、本実施形態のように１０ＭＨｚのクロック信号に追従可能なカウンタ機能をＣＰＵ３０の外部に設けることで良好に動作させることが可能になる。
【００５７】
さらに、本実施形態では、ＰＦＭ信号の半周期毎にカウント動作を繰り返すように構成されているので、ＰＦＭ信号を生成するためのパルス信号が半周期毎に生成され、デューティ比５０％の正確なＰＦＭ信号を生成することが可能になり、ＰＦＭ信号の信頼性を向上させることができる。ただし、ＰＦＭ信号の半周期毎にカウント動作を繰り返す場合に限られず、１周期毎にカウント動作を繰り返すように構成されてもよい。
【００５８】
＜３．第３の実施の形態＞
次に、第３の実施の形態について説明する。本実施形態でもＣＰＵ外部にカウンタを配置する構成例を示す。なお、ＤＣ−ＤＣコンバータ回路１及び制御装置１０の構成は図１に示したものと同様である。
【００５９】
図６は本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。なお、図６において上述した部材と同様の部材には同一符号を付している。
【００６０】
ＰＦＭ信号生成回路１２は、クロック２０、２分周器２１、ＣＰＵ３０、カウンタ５０、第１比較器５１、第２比較器５２、論理和回路５３、矩形波生成回路５４、及び１／２回路５５を備えて構成される。ＣＰＵ３０は８ビットマイコンのような１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１を備える。なお、ここでも演算部３１が５ＭＨｚまでの基準クロックに基づいて内部動作を行うことが可能である場合を例示する。
【００６１】
クロック２０は例えば１０ＭＨｚのクロック信号を生成する。この１０ＭＨｚのクロック信号は２分周器２１において２分周され、５ＭＨｚの基準クロック信号としてＣＰＵ３０のクロック端子に入力する。
【００６２】
ＣＰＵ３０の演算部３１は２分周器２１から入力する５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１はスイッチング周波数ｆから一義的に定まるＰＦＭ信号１周期分のカウント設定値を８ビットデータとして比較器５１及び１／２回路５５に出力するように構成される。
【００６３】
１／２回路５５は例えばシフトレジスタ等によって構成され、カウント設定値を示す８ビットデータの各ビットを下位桁にシフトさせる。例えば、演算部３１から１周期分のカウント設定値として５４パルスが設定されていた場合、８ビットデータは”００１１０１１０”であるが、これを１／２回路５５において下位桁に１ビットずつシフトさせることで８ビットデータを”０００１１０１１”に変換する。また、演算部３１から１周期分のカウント設定値として１６０パルスが設定されていた場合、８ビットデータは”１０１０００００”であるが、これを下位桁に１ビットずつシフトさせることで８ビットデータを”０１０１００００”に変換する。このような変換処理により、カウント設定値は１／２の値となり、その値が比較器５２に与えられる。
【００６４】
また、クロック２０にて生成される１０ＭＨｚのクロック信号は、ＣＰＵ３０とは別個に設けられたカウンタ５０に入力するように構成される。
【００６５】
カウンタ５０は例えば８ビットカウンタによって構成され、１０ＭＨｚのクロック信号をカウントし、そのカウント値を逐次８ビットデータとして比較器５１，５２に出力するように構成される。
【００６６】
比較器５１，５２はそれぞれ８ビットコンパレータとして構成される。比較器５１は、カウンタ５０から入力するカウント値と、ＣＰＵ３０から入力するカウント設定値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号（Ｓ１）を出力するように構成される。また、比較器５２はカウンタ５０から入力するカウント値と、１／２回路５５から入力するカウント設定値の１／２の値とをビット単位で比較し、全てのビットが一致すれば比較結果として所定のパルス信号（Ｓ２）を出力するように構成される。各比較器５１，５２から出力されるパルス信号は論理和回路５３に与えられるとともに、比較器５１のパルス信号はカウンタ５０のリセット信号として利用するためにカウンタ５０に与えられる。
【００６７】
このため、比較器５１からのパルス信号（Ｓ１）は、カウンタ５０が１０ＭＨｚのクロック信号のカウント動作を行い、ＰＦＭ信号１周期分のカウント値に至った時点で送出され、比較器５２からのパルス信号（Ｓ２）は、カウンタ５０のカウント値がＰＦＭ信号半周期分のカウント値に至った時点で送出される。
【００６８】
論理和回路５３は比較器５１，５２からのパルス信号（Ｓ１，Ｓ２）の論理和信号（Ｓ３）を生成し、矩形波生成回路５４に送出する。このため、論理和回路５３からは、スイッチング周波数ｆによって定まるＰＦＭ信号半周期毎にパルス信号が出力される。
【００６９】
矩形波生成回路５４は論理和回路５３からＰＦＭ信号半周期を規定するパルス信号を入力すると、そのパルス信号からＰＦＭ信号を生成し、出力する。
【００７０】
このように本実施形態では、演算部３１が、スイッチング周波数によって定められる１周期分のカウント指令を送出するように構成され、カウンタ５０及び比較器５１，５２が、その１周期分のカウント動作を繰り返すとともに、その１周期の半周期分のカウント動作を繰り返し、各カウント動作のカウント終了に伴って信号のオンオフを行うことにより、スイッチング周波数の周波数成分を有する信号（ＰＦＭ信号）を生成するように構成される。
【００７１】
図７は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。例えば、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、１０ＭＨｚのクロック信号の１周期が０．１μｓであるので、演算部３１は出力電圧Ｖｏに基づいてＰＦＭ信号１周期分のカウント設定値を５４〜１６０パルスの範囲内で設定する。このカウント設定値は比較器５１及び１／２回路５５に与えられ、１／２回路５５によりカウント設定値が１／２に変換された値（２７〜８０パルス）が比較器５２に与えられる。
【００７２】
カウンタ５０は１０ＭＨｚのカウント用クロックをカウントし、そのカウント値を逐次出力する。そして比較器５１はカウント設定値とカウンタ５０によるカウント値とを比較し、その比較結果としてＰＦＭ信号の１周期毎にパルス信号（Ｓ１）を発生させる。また、比較器５２はカウント設定値の１／２の値とカウンタ５０によるカウント値とを比較し、その比較結果として、比較器５１のパルス信号（Ｓ１）とは半周期ずれたパルス信号（Ｓ２）を発生させる。
【００７３】
論理和回路５３は各パルス信号（Ｓ１，Ｓ２）から論理和信号（Ｓ３）を生成し、矩形波生成回路５４に送出する。そして矩形波生成回路５４は論理和信号（Ｓ３）を入力するタイミングで、オンオフを繰り返すＰＦＭ信号を生成する。この結果、矩形波生成回路５４によって１周期が５．４μｓ〜１６μｓのＰＦＭ信号が生成され、ＰＦＭ信号生成回路１２から出力されることになる。
【００７４】
したがって、本実施形態でも１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するためのカウント数が従来の倍になるとともに、カウントの幅も大きくなる。すなわち、本実施形態でもスイッチング周波数を規定するＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００７５】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ）が用いられるため、ＣＰＵ３０は比較的低コストのものを用いることができる。
【００７６】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００７７】
以上のように、本実施形態のＰＦＭ信号生成回路１２でも、ＣＰＵ３０が比較的低速の基準クロックに基づいて内部動作を行うように構成されるのに対し、ＣＰＵ３０とは別に設けられたカウンタ５０が比較的高速のクロック信号をカウントするように構成される。
【００７８】
このため、第１の実施の形態の内部カウンタ３２が１０ＭＨｚの高速クロックに追従できない場合があり得るが、本実施形態のように１０ＭＨｚのクロック信号に追従可能なカウンタ機能をＣＰＵ３０の外部に設けることで良好に動作させることが可能になる。
【００７９】
さらに、本実施形態では、１／２回路５５の作用によって、ＰＦＭ信号の半周期毎にパルス信号の生成が可能なように構成されているので、ＰＦＭ信号を生成するためのパルス信号が半周期毎に生成され、デューティ比５０％の正確なＰＦＭ信号を生成することが可能になり、ＰＦＭ信号の信頼性を向上させることができる。
【００８０】
なお、本実施形態では、演算部３１がＰＦＭ信号の一周期分に応じたカウント設定値を指示するように構成された例を示したが、これに限定されるものではなく、ＰＦＭ信号の半周期分のカウント設定値を指示するようにしてもよい。この場合、１／２回路５５の作用により、ＰＦＭ信号の１／４周期毎にパルス信号の生成が可能となり、１周期をより多く分周させた信号からＰＦＭ信号を生成することが可能になるので、ＰＦＭ信号の信頼性がさらに向上する。
【００８１】
また、本実施形態では、カウント設定値が偶数の場合、比較器５２からのパルス信号（Ｓ２）は正確に半周期の位置で発生するが、カウント設定値が奇数の場合には、比較器５２からのパルス信号（Ｓ２）は正確に半周期の位置では発生しない。しかし、この現象はＰＦＭ信号の分解能に影響を与えるものではない。
【００８２】
＜４．変形例＞
以上、本発明の実施の形態について説明したが、本発明は上記説明した内容のものに限定されるものではない。
【００８３】
例えば、上記においては、ＣＰＵ３０が５ＭＨｚの基準クロックで動作する場合を示したが、これに限定されるものではない。また、カウンタ用のクロックが１０ＭＨｚである場合を示したが、これに限定されるものでもない。すなわち、クロック２０がＣＰＵ３０の基準クロックのＮ倍（Ｎ＞１）のクロック信号を生成し、そのクロック信号をＮ分周することによってＣＰＵ３０の基準クロックを生成するように構成してもよい。
【００８４】
また、上記においては、ＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲内で定められる例を示したが、これに限定されるものでもない。そのためカウント設定値も上述した値に限定されるものではない。
【００８５】
また、上記においては、ＤＣ−ＤＣコンバータ回路１が電流共振型である場合を例示したが、これに限定されるものでもなく、電圧共振型であっても本発明の構成を適用することは可能である。
【００８６】
【発明の効果】
以上説明したように、請求項１乃至５に記載の発明によれば、演算手段が比較的低速の基準クロックに基づいて内部動作が可能であり、カウント手段が比較的高速のクロック信号をカウントしてスイッチング周波数の周波数成分を有する信号を生成することが可能であるため、低コストのＣＰＵを使用しつつも、高分解能の信号を出力することが可能である。このため、信号の周波数変動幅を微小な単位で調整することができ、ＤＣ−ＤＣコンバータの出力電圧の微小な変動に対しても追従させることができ、出力電圧の安定化を図ることができる。
【００８７】
また、特に請求項２に記載の発明によれば、カウント手段と演算手段とが１チップ集積回路で構成されるので、簡単かつ低コストに、高分解能の信号を得ることができる。
【００８８】
また、特に請求項４及び５に記載の発明によれば、半周期毎に信号のオンオフが行われるので、信頼性の高い信号を得ることができる。
【図面の簡単な説明】
【図１】ＤＣ−ＤＣコンバータ回路とその制御装置とを示す回路ブロック図である。
【図２】第１の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図３】第１の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図４】第２の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図５】第２の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図６】第３の実施形態におけるＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図７】第３の実施形態におけるＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図８】従来のＰＦＭ信号生成回路を示す図である。
【図９】従来のＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【符号の説明】
１ ＤＣ−ＤＣコンバータ回路
１０ 制御装置
１１ 設定値生成回路
１２ ＰＦＭ信号生成回路
１３ 制御回路
１４ 駆動回路
２０ クロック（クロック発生手段）
２１ ２分周器（分周手段）
３０ ＣＰＵ（１チップ集積回路）
３１ 演算部（演算手段）
３２，４０，５０ カウンタ
４１，５１，５２ 比較器
４２，５４ 矩形波生成回路
５３ 論理和回路
５５ １／２回路
Claims (5)
- スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置であって、
基準クロックに基づいて内部動作を行うように構成され、前記出力電圧に基づいて前記周波数を決定する演算手段と、
前記基準クロックよりも高速のクロック信号を発生させるクロック発生手段と、
前記クロック発生手段で発生するクロック信号を分周して前記基準クロックを生成し、前記演算手段に与える分周手段と、
前記クロック発生手段で発生するクロック信号をカウントするように構成され、前記演算手段で決定される前記周波数に基づくカウント動作を行うことによって、前記周波数成分を有する信号を生成するカウント手段と、
を備える、ＤＣ−ＤＣコンバータの制御装置。 - 請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、
前記カウント手段と前記演算手段とが１チップ集積回路で構成されることを特徴とする、ＤＣ−ＤＣコンバータの制御装置。 - 請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、
前記演算手段は、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、
前記カウント手段は、前記１周期分のカウント動作を繰り返すことによって、前記周波数成分を有する信号を生成することを特徴とする、ＤＣ−ＤＣコンバータの制御装置。 - 請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、
前記演算手段は、前記周波数によって定められる周期の半周期分のカウント指令を前記カウント手段に与えるように構成され、
前記カウント手段は、前記半周期分のカウント動作を繰り返し、前記半周期分のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴とする、ＤＣ−ＤＣコンバータの制御装置。 - 請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置において、
前記演算手段は、前記周波数によって定められる１周期分のカウント指令を前記カウント手段に与えるように構成され、
前記カウント手段は、前記１周期分のカウント動作を繰り返すとともに、前記１周期の半周期分のカウント動作を繰り返し、各カウント動作のカウント終了に伴って信号のオンオフを行うことにより、前記周波数成分を有する信号を生成することを特徴とする、ＤＣ−ＤＣコンバータの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002362730A JP2004194483A (ja) | 2002-12-13 | 2002-12-13 | Ｄｃ−ｄｃコンバータの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002362730A JP2004194483A (ja) | 2002-12-13 | 2002-12-13 | Ｄｃ−ｄｃコンバータの制御装置 |
Publications (1)
| Publication Number | Publication Date |
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| JP2004194483A true JP2004194483A (ja) | 2004-07-08 |
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ID=32761091
Family Applications (1)
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103546040A (zh) * | 2012-07-13 | 2014-01-29 | 富士电机株式会社 | 准谐振开关电源装置的控制电路 |
| JP2014033513A (ja) * | 2012-08-02 | 2014-02-20 | Tdk Corp | 電源装置 |
| CN111654185A (zh) * | 2019-03-04 | 2020-09-11 | 亚德诺半导体国际无限责任公司 | 基于计数器的频率跳跃开关调节器 |
| CN113489310A (zh) * | 2021-06-11 | 2021-10-08 | 深圳英飞源技术有限公司 | 一种dc-dc变换器的变频控制方法及装置 |
-
2002
- 2002-12-13 JP JP2002362730A patent/JP2004194483A/ja active Pending
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