JP2004194484A - Ｄｃ−ｄｃコンバータの制御装置 - Google Patents

Abstract

【課題】低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ−ＤＣコンバータの制御装置を提供すること。
【解決手段】スイッチング周波数を変化させるＰＦＭ信号生成回路１２において、ＣＰＵ３０に５ＭＨｚの基準クロックを入力して演算部３１を動作可能にする。また、ＣＰＵ３０の内部カウンタ３２は基準クロックをカウントすることによって、スイッチング周波数によって規定される周期のＮ倍をカウントし、そのカウント動作の終了に伴ってスイッチング周波数の１／Ｎの周波数成分を有する信号を生成する。そして逓倍器４０においてカウンタ出力信号を逓倍することにより、スイッチング周波数成分を有するＰＦＭ信号を生成するように構成する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ（直流変換器）の制御装置に関し、特に制御用の信号生成技術に関するものである。
【０００２】
【従来の技術】
従来、ＤＣ−ＤＣコンバータの制御装置は、スイッチング損失を低減するために、電圧共振を利用したゼロ電圧スイッチング方式や、電流共振を利用したゼロ電流スイッチング方式を採用する。これらのＤＣ−ＤＣコンバータにおいては、半導体スイッチング素子のオン時間を一定にし、スイッチング周波数を変化させることで出力電圧を制御する方法が一般的である（例えば、特許文献１及び２）。
【０００３】
このようなスイッチング周波数の制御をＣＰＵを用いて行う場合、ＣＰＵの内部カウンタで基準クロックをカウントするように構成され、出力電圧に応じたカウント値を計数した時点で制御用のパルスを発生させるようになっている。これにより、ＣＰＵは出力電圧に応じて周波数を変調したパルス信号（パルス周波数変調信号：ＰＦＭ信号）を生成することになり、ＤＣ−ＤＣコンバータの出力電圧が一定の状態に制御される。
【０００４】
例えば、図４に示すように、ＣＰＵ１００がクロック１１０から入力する５ＭＨｚの基準クロックを入力して内部動作を行うように構成され、出力電圧に応じたスイッチング周波数を決定するように構成される。また、ＣＰＵ１００には内部カウンタ１０２が設けられており、内部カウンタ１０２はＣＰＵ１００に入力する基準クロックをカウントし、ＣＰＵ１００の演算処理によって決定されるスイッチング周波数に適合した周期のＰＦＭ信号を出力するように構成される。
【０００５】
ここで仮に、ＣＰＵ１００から出力されるＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲で変調されるとする。この場合、図５に示すように、５ＭＨｚの基準クロックの１周期が０．２μｓであるため、内部カウンタ１０２は基準クロックを２７〜８０パルスカウントすることとなり、そのカウント結果に応じて１周期が５．４μｓ〜１６μｓとなるＰＦＭ信号を出力する。
【０００６】
【特許文献１】
特開２００２−５８２４０号公報
【特許文献２】
特開２００２−２０９３７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、ＤＣ−ＤＣコンバータを制御するために低コストの８ビットＣＰＵを使用する場合、一般にＣＰＵの内部動作が高速クロックに追従できないため、ＣＰＵ動作のために低速クロックを使用せざるを得ず、内部カウンタのカウント用クロックも低速クロックをカウントすることになる。このため、従来の制御装置で低コストのＣＰＵを使用すると、ＰＦＭ信号の分解能が低く、微小な出力電圧の変動に対して追従できないという問題があった。そのためＰＦＭ信号の周波数変動幅が粗くなるため、ＤＣ−ＤＣコンバータの出力電圧も不安定なものとなっていた。
【０００８】
一方、ＣＰＵの内部動作（特に演算処理等）を高速クロックに追従できるように構成すると、ＣＰＵの単価が上昇し、制御装置がコストアップする点で問題がある。
【０００９】
そこで、本発明は、上記課題に鑑みてなされたものであって、低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ−ＤＣコンバータの制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置であって、基準クロックに基づいて内部動作を行うように構成され、前記出力電圧に基づいて前記スイッチング周波数を決定する演算手段と、前記基準クロックをカウントすることにより、前記スイッチング周波数によって規定される周期のＮ倍（ただし、Ｎは任意の正数）をカウントし、カウント動作の終了に伴って前記スイッチング周波数の１／Ｎの周波数成分を有する信号を生成するカウント手段と、前記スイッチング周波数の１／Ｎの周波数を有する信号を逓倍することによって前記スイッチング周波数成分を有する信号を生成する逓倍手段と、を備えて構成される。
【００１１】
請求項２に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、前記カウント手段と前記演算手段とが１チップ集積回路で構成されることを特徴としている。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１３】
図１は、本実施形態にかかるＤＣ−ＤＣコンバータ回路１と、その制御装置１０とを示す回路ブロック図である。ＤＣ−ＤＣコンバータ回路１は降圧型ＤＣ−ＤＣコンバータの一例を示すものであり、入力端子４，５間に印加される直流電源８の入力電圧Ｖｉより低い直流出力電圧Ｖｏを生成して出力端子６，７に接続される負荷９に印加するように構成され、全波形ゼロ電流スイッチング方式により制御される。
【００１４】
ＤＣ−ＤＣコンバータ回路１は、スイッチング素子Ｑ１と、スイッチング素子Ｑ１と逆並列に接続され、電流を逆方向に流すためのダイオード（ＦＥＴの場合、寄生ダイオード）Ｄ１と、スイッチング素子Ｑ１に直列接続された共振用リアクトルＬ１と、共振用コンデンサＣ１と、出力電圧Ｖｏの脈動を抑制するための低域通過フィルタを形成するリアクトルＬ２及びコンデンサＣ２と、スイッチング素子Ｑ１がオフしたときにリアクトルＬ２に蓄積されたエネルギーを放出するための還流用ダイオードＤ２とを備えて構成される。スイッチング素子Ｑ１は入力電圧Ｖｉをチョッピングするためのものであり、スイッチング素子Ｑ１のオンオフ動作は制御装置１０によって制御される。
【００１５】
また、ＤＣ−ＤＣコンバータ回路１にはリアクトルＬ１に流れる共振電流Ｉを検出するための電流検出回路３が設けられ、電流検出回路３で検出された電流値は制御装置１０に与えられる。さらに、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏも制御装置１０に与えられる。
【００１６】
制御装置１０は、スイッチング素子Ｑ１のオン時間を一定にし、オンオフ動作の周期（すなわち、スイッチング周波数）を出力電圧Ｖｏに応じて調整することにより、出力電圧Ｖｏを一定状態に制御する。制御装置１０は、出力電圧の設定値Ｖｓを生成する設定値生成回路１１と、スイッチング周波数を規定するＰＦＭ信号を生成するＰＦＭ信号生成回路１２と、スイッチング素子Ｑ１のオンタイミング及びオフタイミングを指示する制御回路１３と、スイッチング素子Ｑ１をオンオフ動作させるための駆動信号（パルス信号）を生成する駆動回路１４とを備えて構成される。
【００１７】
ＰＦＭ信号生成回路１２は出力電圧Ｖｏと設定値生成回路１１で生成される設定値Ｖｓとを比較し、出力電圧Ｖｏが行って位置に維持されるようなスイッチング周波数を決定し、そのスイッチング周波数成分を有するパルス信号（ＰＦＭ信号）を生成する。ＰＦＭ信号生成回路１２にて生成されるＰＦＭ信号は制御回路１３に与えられる。
【００１８】
制御回路１３は、ＰＦＭ信号生成回路１２から入力するＰＦＭ信号に応答して駆動回路１４にスイッチング素子Ｑ１をオンさせるためのオン信号を送出するとともに、スイッチング損失を抑制するために、電流検出回路３から入力する共振電流Ｉに基づいてオン信号送出から一定時間経過後にスイッチング素子Ｑ１をオフさせるためのオフ信号を送出するように構成される。なお、このような制御回路は例えば特開２００２−５８２４０号公報に開示されるものを利用することができる。
【００１９】
駆動回路１４は、スイッチング素子Ｑ１にスイッチング動作を行わせるための駆動信号を生成するものであり、制御回路１３からオン信号を入力したタイミングでターンオンし、オフ信号を入力したタイミングでターンオフするパルス信号をスイッチング素子Ｑ１に与えるように構成される。
【００２０】
このような制御装置１０のＰＦＭ信号生成回路１２は、高分解能のＰＦＭ信号を生成するために以下のように構成される。
【００２１】
図２は、本実施形態におけるＰＦＭ信号生成回路１２の詳細構成を示すブロック図である。ＰＦＭ信号生成回路１２は、クロック２０とＣＰＵ３０と逓倍器４０とを備えて構成される。ＣＰＵ３０は８ビットマイコンのような低コストの１チップ集積回路で実現され、その内部機能として、入力する基準クロックに基づいて演算動作を行う演算部３１と、基準クロックのパルスをカウントする内部カウンタ３２とを備えて構成される。なお、ここではＣＰＵ３０が５ＭＨｚの基準クロックに基づいて内部動作を行う場合を例示する。
【００２２】
クロック２０は例えば水晶発振素子等によって構成され、ＣＰＵ３０に入力する５ＭＨｚの基準クロックを発生させるように構成される。この５ＭＨｚのクロック信号はＣＰＵ３０のクロック端子に入力し、演算部３１の内部動作に供されるとともに、内部カウンタ３２に対してカウント用クロックとして入力する。
【００２３】
ＣＰＵ３０の演算部３１は５ＭＨｚの基準クロック信号に基づいて動作し、設定値生成回路１１から入力する設定値ＶｓとＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏとを比較してスイッチング素子Ｑ１のスイッチング周波数ｆを決定する。そして演算部３１は内部カウンタ３２に対し、スイッチング周波数ｆに応じたカウント設定値を指示する。
【００２４】
このカウント設定値は、スイッチング周波数ｆによって規定される周期（つまり、スイッチング周波数ｆによって規定される１周期分をカウントするための値）のＮ倍（ただし、Ｎは任意の正数）の値に設定される。例えば、スイッチング周波数ｆが１００ｋＨｚに決定された場合、１周期が１０μｓであるので、５ＭＨｚの基準クロックパルス（０．２μｓ）を５０個カウントすればスイッチング周波数ｆによって規定される１周期分のカウント動作を行うことができるが、本実施形態においては、カウント設定値として５０×Ｎが設定されることになる。
【００２５】
カウンタ３２は５ＭＨｚの基準クロック信号を入力し、パルスのカウント動作を行うとともに、カウント値が演算部３１によって指示されたカウント設定値に達すると、その時点でカウント値をリセットするとともに、カウンタ出力信号をターンオンさせる。なお、カウンタ出力信号をターンオフさせるタイミングは任意であるが、例えばカウンタ出力信号のデューティ比がほぼ５０％になるように、ターンオン時から所定時間経過後にターンオフするように設定しておくことが好ましい。この結果、カウンタ３２は、カウント値をリセットするごとに、スイッチング周波数ｆの１／Ｎ倍の周波数成分を有するカウンタ出力信号を出力することになる。
【００２６】
逓倍器４０はカウンタ３２から入力するカウンタ出力信号の周波数を増大させるものであり、１／Ｎの周波数成分を有するカウンタ出力信号を逓倍（Ｎ倍）することによってスイッチング周波数ｆに一致する周波数成分を有し、かつ、デューティ比が５０％となるＰＦＭ信号を生成する。そしてＰＦＭ信号が制御回路１３（図１参照）に出力される。
【００２７】
このように本実施形態では、ＣＰＵ３０に内蔵される演算部３１及び内部カウンタ３２が比較的低速の基準クロックに基づいて動作を行うように構成されており、ＣＰＵ３０の内部カウンタ３２は、基準クロックのパルス波形をカウントする際に、スイッチング周波数ｆによって規定される周期のＮ倍のカウント値をカウントし、スイッチング周波数ｆの１／Ｎの周波数成分を有する信号を生成するように構成される。そしてＣＰＵ３０の外部に設けられた逓倍器４０においてカウンタ出力が逓倍（Ｎ倍）されることにより、スイッチング周波数成分を有するＰＦＭ信号が生成されるようになっている。
【００２８】
図３は本実施形態におけるＰＦＭ信号生成回路１２の動作を示すタイミングチャートである。ただし、以下の説明では、カウント設定値がスイッチング周波数ｆによって規定される周期の４倍に設定され、逓倍器４０がカウンタ出力信号の周波数を４倍に増大させる場合を例示する。
【００２９】
ここで仮に、制御装置１０が、スイッチング周波数ｆを６２ｋＨｚ〜１８５ｋＨｚの範囲内で変動させるとすると、５ＭＨｚの基準クロック信号の１周期が０．２μｓであるので、演算部３１は出力電圧Ｖｏに基づいてカウント設定値を１０８〜３２０パルスの範囲内で設定する。これにより、カウント設定値は従来の４倍の値に設定される。そしてカウンタ３２はこのカウント設定値に基づいて５ＭＨｚのクロック信号をカウントすることになる。このため、カウンタ３２は基準クロックを１０８〜３２０パルスカウントし、そのカウント結果に応じて１周期Ｔ１が２１．６μｓ〜６４μｓのカウンタ出力信号を送出する。
【００３０】
逓倍器４０はこのカウンタ出力信号を入力すると周波数を４倍に増加させるとともに、デューティ比５０％のＰＦＭ信号を生成する。このためＰＦＭ信号の１周期Ｔ２は５．４μｓ〜１６μｓとなり、その周波数は演算部３１において決定されたスイッチング周波数ｆに一致するように制御される。
【００３１】
したがって、本実施形態では１周期が５．４μｓ〜１６μｓのＰＦＭ信号を生成するために、カウンタ３２におけるカウント数が従来のＮ倍になるとともに、カウント設定値の変動幅を大きくすることができる。すなわち、本実施形態では、出力電圧Ｖｏに応じてスイッチング周波数ｆを変化させる場合に、ＰＦＭ信号の１周期を高分解能で決定することが可能になるので、微小な出力電圧Ｖｏの変動に対して追従することが可能になり、ＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏの安定化を図ることができる。
【００３２】
また、ＣＰＵ３０の演算部３１における内部動作のために従来と同様の低速クロック（５ＭＨｚ等）を用いることができるため、ＣＰＵ３０は８ビットマイコン等の比較的低コストのものを使用することができる。
【００３３】
そして制御回路１３が、このＰＦＭ信号のターンオンタイミングで、若しくはターンオンタイミングから所定時間遅延させたタイミングで、スイッチング素子Ｑ１をオンさせるためのオン信号を送出することにより、スイッチング素子Ｑ１のスイッチング周波数が制御される。
【００３４】
以上のように、制御装置１０はスイッチング素子Ｑ１のスイッチング周波数を変化させることによってＤＣ−ＤＣコンバータ回路１の出力電圧Ｖｏを制御するように構成されており、スイッチング周波数を規定するためのＰＦＭ信号を高分解能で生成することができるように構成されている。
【００３５】
そしてＰＦＭ信号生成回路１２は、従来と同様の低コストのＣＰＵ３０を用いることができ、ＣＰＵ３０の内部に、基準クロックに基づいて内部動作を行う演算部３１と、基準クロックをカウントするカウンタ３２とが設けられて１チップ集積回路を構成している。このため、従来の構成と比較すると、逓倍器４０を設けるだけで高分解能のＰＦＭ信号を生成することが可能であり、簡単かつ低コストに、高分解能のＰＦＭ信号を得るためのＤＣ−ＤＣコンバータの制御装置を実現することができる。
【００３６】
以上、本発明の実施の形態について説明したが、本発明は上記説明した内容のものに限定されるものではない。
【００３７】
例えば、上記においては、ＣＰＵ３０が５ＭＨｚの基準クロックで動作する場合を示したが、これに限定されるものではない。
【００３８】
また、上記においては、ＰＦＭ信号の周波数が６２ｋＨｚ〜１８５ｋＨｚの範囲内で定められる場合を例示したが、これに限定されるものでもない。そのためカウント設定値も上述した値に限定されるものではない。
【００３９】
また、上記においては、ＤＣ−ＤＣコンバータ回路１が電流共振型である場合を例示したが、これに限定されるものでもなく、電圧共振型であっても本発明の構成を適用することは可能である。
【００４０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、演算手段の内部動作のために生成される基準クロックをカウントすることによって、スイッチング周波数によって規定される周期のＮ倍をカウントし、そのカウント動作の終了に伴ってスイッチング周波数の１／Ｎの周波数成分を有する信号を生成するように構成されており、逓倍手段がその信号を逓倍することによってスイッチング周波数成分を有する信号を生成するので、演算手段は基準クロックに基づいて内部動作が可能であるとともに、スイッチング周波数の周波数成分を有する高分解能の信号を生成することが可能である。よって、低コストのＣＰＵを使用しつつも、高分解能の信号を出力することが可能になり、信号の周波数変動幅を微小な単位で調整することができる。この結果、ＤＣ−ＤＣコンバータの出力電圧の微小な変動に追従させて、出力電圧の安定化が図られる。
【００４１】
また、請求項２に記載の発明によれば、カウント手段と演算手段とが１チップ集積回路で構成されるので、より簡単かつ低コストに、高分解能の信号を得ることができる。
【図面の簡単な説明】
【図１】ＤＣ−ＤＣコンバータ回路とその制御装置とを示す回路ブロック図である。
【図２】ＰＦＭ信号生成回路の詳細構成を示すブロック図である。
【図３】ＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【図４】従来のＰＦＭ信号生成回路を示す図である。
【図５】従来のＰＦＭ信号生成回路の動作を示すタイミングチャートである。
【符号の説明】
１ ＤＣ−ＤＣコンバータ回路
１０ 制御装置
１１ 設定値生成回路
１２ ＰＦＭ信号生成回路
１３ 制御回路
１４ 駆動回路
２０ クロック
３０ ＣＰＵ
３１ 演算部（演算手段）
３２ カウンタ（カウント手段）
４０ 逓倍器（逓倍手段）

Claims (2)

1. スイッチング周波数を変化させることによってＤＣ−ＤＣコンバータの出力電圧を制御する制御装置であって、
   基準クロックに基づいて内部動作を行うように構成され、前記出力電圧に基づいて前記スイッチング周波数を決定する演算手段と、
   前記基準クロックをカウントすることにより、前記スイッチング周波数によって規定される周期のＮ倍（ただし、Ｎは任意の正数）をカウントし、カウント動作の終了に伴って前記スイッチング周波数の１／Ｎの周波数成分を有する信号を生成するカウント手段と、
   前記スイッチング周波数の１／Ｎの周波数を有する信号を逓倍することによって前記スイッチング周波数成分を有する信号を生成する逓倍手段と、
   を備える、ＤＣ−ＤＣコンバータの制御装置。
2. 請求項１に記載のＤＣ−ＤＣコンバータの制御装置において、
   前記カウント手段と前記演算手段とが１チップ集積回路で構成されることを特徴とする、ＤＣ−ＤＣコンバータの制御装置。

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