KR100278699B1 - 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로 - Google Patents

Abstract

본 발명은 위상전이 풀-브릿지 직류/직류 변환기의 구동을 풀 디지털로 제어하기 위해, 디지털 신호처리기에서 연산 처리된 디지털 값 또는 ㄴ마이크로프로세서에서 펄스폭 변조된 값, 그리고 프로그램 가능 논리소자를 사용하여 위상전이된 디지털 값으로 변환하고, 이에 따라 풀-브릿지 직류/직류 변환기의 구동을 제어하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로에 관한 것으로서, 본 발명의 구성은, 디지털 신호처리기(DSP)에서 출력된 위상전이된 동작듀티비를 나타내는 10비트의 디지털 값(BD[0..9])을 계수하는 10비트 카운터(40); 계수된 디지털 값에 따라 입력된 제어신호(DIR_DATA)를 위상전이시켜 출력하는 위상전이 회로(50); 제어신호와 반전제어신호 그리고 위상전이된 제어신호와 반전제어신호의 각각에 데드타임을 설정하고, 10비트 카운터에서 분주된 클럭에 동기시켜 출력하는 제1 데드타임 설정부(60) 및 제2 데드타임 설정부(70)를 포함하여 구성되며, 본 발명의 효과는 디지털 신호처리기를 사용하여 아날로그 신호를 디지털 값으로 고속으로 연산 처리하여 변환하거나 또는 마이크로프로세서를 사용하여 펄스폭 변조된 제어신호, 그리고 프로그램 가능 논리소자를 사용함으로써 디지털 값을 위상전이된 디지털 값으로 쉽게 변환함으로써 회로 설계상의 유연성을 향상시키고, 위상전이 풀-브릿지 직류/직류 변환기의 구동을 풀 디지털로 제어할 수 있는 유용한 발명인 것이다.

Description

풀-브릿지 직류/직류 변환기의 디지털 구동제어회로

본 발명은 직류/직류 변환기의 디지털 구동제어회로에 관한 것으로서, 더욱 상세하게는 전원장치의 제어회로 분야에 있어서 위상전이(位相轉移) 풀-브릿지 직류/직류 변환기(Phase Shifted Full Bridge DC/DC Converter)의 구동을 풀 디지털로 제어하기 위해, 디지털 신호처리기(Digital Signal Processor: 이하 'DSP')에서 연산 처리된 디지털 값 또는 마이크로프로세서에서 펄스폭 변조된 신호, 그리고 프로그램 가능 논리소자(EPLD)를 사용하여 위상전이된 디지털 값으로 변환하고, 이에 따라 풀-브릿지 직류/직류 변환기의 구동을 제어하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로에 관한 것이다.

일반적으로 직류/직류 변환기는 입력되는 직류를 일단 교류로 변환한 다음에 변압기로 승압 또는 강압하여 정류함으로써 직류 전압을 변압하는 장치로서, 대각선에 존재하는 스위치 쌍이 동시에 턴온 또는 턴오프를 수행하여 에너지를 변압기의 2차측으로 전달하게 되어 있으며, 현재, 풀-브릿지 직류/직류 변환기인 위상전이 영전압 스위칭 풀-브릿지(Zero Voltage Switching Full Bridge: ZVS FB) 직류/직류 변환기가 주로 사용되고 있다.

도 1은 영전압 스위칭 직류/직류 변환기의 회로를 도시한 것으로서, 풀 브릿지로 구성되어 입력전압(V_IN)을 교번적으로 전달하는 스위치(Q₁,Q₂,Q₃,Q₄): 상기 스위치 (Q₁,Q₂,Q₃,Q₄)의 개폐동작에 따라 1차측의 전류와 전압을 2차측에 유도하는 고주파변압기(TRS): 상기 스위치(Q₁,Q₂,Q₃,Q₄) 각각의 역병렬 다이오드(D₁,D₂,D₃,D₄): 상기 스위치(Q₁,Q₂,Q₃,Q₄) 양단에 병렬 연결된 기생 커패시터(C_P): 2차측에 유도된 전류를 일방향으로 흐르도록 전파 정류하는 출력 정류기(D₅,D₆): 상기 전파정류기(D₅,D₆)의 출력단과 상기 변압기(TRS)의 2차측 중성점간에 병렬 연결된 환류 다이오드(D₇): 및 2차측 출력단(V_o)에 연결된 RCD 스너버회로(R_sr,C_sr,D_sd)와 평활용 인덕터(L_f)를 포함하여 구성되어 있다. 여기에서 상기 RCD 스너버회로(R_sr,C_sr,D_sd)는 상기 변압기(TRS)의 누설 인덕턴스와 기생 커패시턴스(C_p)와의 기생진동에 의한 스위칭 노이즈와 스위칭 서지전압을 줄이기 위해 부가적으로 구성되어 있다.

상기와 같이 구성된 풀 브릿지 직류/직류 변환기는, 고주파변압기(TRS)의 누설인덕턴스(L1)의 에너지에 의한 진동현상을 제거하기 위해 개폐신호의 위상을 전이(Shift)시켜 게이트에 인가하게 되는데, 동일 암(arm)에 위치하는 한 쌍의 스위치(Q₂,Q₄)의 게이트 신호들이 다른 한 쌍의 스위치(Q₁,Q₃) 게이트 신호들에 대하여 시간지연을 갖게 된다. 상기 지연시간 동안에 상기 역병렬 다이오드(D₁,D₃)를 통하여 저임피던스 통로가 만들어지게 되고, 상기 변압기(TRS) 1차측의 누설인덕턴스(L1)내에 저장된 에너지는 상기 저임피던스 통로를 통해 순환하게 된다. 또한, 상기 누설인덕턴스(L1)내에 저장된 에너지는 상기 스위치(Q₂,Q₄)의 기생 커패시터(C_p)내에 저장된 에너지를 방전시키는데 사용되며, 이는 상기 스위치들이 영전압 스위칭동작을 하도록 한다.

다시 말하면, 안정한 영전압 스위칭 동작 영역을 확보하기 위해 제2 스위치(Q₂)와 제4 스위치(Q₄)에 대한 게이트 신호가 제1 스위치(Q₁)와 제3 스위치(Q₃)에 대하여 위상 지연되게 제어함으로써 2차측 전압이 0인 시간 간격 동안 1차측 스위치 중 하나가 항상 온이 되게 제어한다. 이것은 고주파 변압기의 누설인덕턴스와 스위칭 소자의 기생출력 커패시턴스와의 기생 진동 문제를 해결할 수 있도록 상기 누설 인덕턴스에 따른 전류를 순환시키기 위한 저임피던스 경로를 제공해준다.

결과적으로 안정한 영전압 스위칭 동작영역을 확보하기 위해 직류/직류 고주파 변압기의 누설인덕턴스를 증가시키거나 또는 고주파변압기와 직렬로 인덕터를 삽입하는 방법을 주로 사용하고 있다.

상기 스위칭 소자(Q₁,Q₂,Q₃,Q₄)는 각각 50% 듀티비를 가지고 고정된 스위칭 주파수에서 동작하게 되며, 풀-브릿지 각 암 사이의 위상차 제어에 의해 노드 A와 B 사이에 펄스폭 변조(PWM) 전압 파형(V_T1)을 발생시켜 고주파 변압기(TRS)에 인가하고 출력측(V_o)에 에너지를 전달한다. 도 2는 상기 영전압 스위칭 풀-브릿지 직류/직류 변환기의 동작파형도를 나타내고 있다.

한편, 도 3은 종래의 기술에 따른 마이크로프로세서를 이용한 직류/직류 변환기 제어회로의 구성도로서, 원격 감시 및 제어를 위해 마이크로프로세서(1)를 적용할 경우에 있어서, 풀-브릿지 직류/직류 변환기의 제어회로는 마이크로프로세서 제어부(1), 아날로그 구동제어회로(2), 풀-브릿지 직류/직류 변환기(3)로 구분되어 적용되는데, 다단계의 아날로그 제어회로, 즉, 도 4에서와 같이, 아날로그 구동제어회로(2)와 풀-브릿지 직류/직류 변환기의 주회로(3)로 구성되어 있다.

여기에서, 상기 마이크로프로세서 제어부(1)는 원격 감시 및 제어용 컴퓨터와 연결되고, 키패드의 입력에 의해 일정 화면을 디스플레이시키는 디지털 제어부에 해당한다. 상기 마이크로프로세서 제어부(1)는 풀-브릿지 직류/직류 변환기(3)로부터 궤환되는 아날로그 전압/전류(V_fed/I_fed) 즉, 도 1의 풀-브릿지 직류/직류 변환기(3)로부터 출력되는 전압(V_o) 및 전류(I_o)를 검출하고, 기설정된 전압/전류(V_ref/I_ref)를 기준으로 하여 보상된 전압/전류 명령을 출력하게 된다. 다음에 아날로그 구동제어회로(2)가 이를 위상전이시킨 후에 스위치 제어신호(Q₁∼Q₄)를 출력하게 되어 있다.

상기 아날로그 구동제어회로(2)인 위상전이 구동회로는 현재 도 5와 같은 아날로그 집적회로가 개발되어 적용되어 있다. 도 5는 아날로그 위상전이 구동회로의 구성도로서, 상부 플립플롭은 풀-브릿지의 한쪽 암(Leg)의 스위칭 소자에 구동신호를 교번적으로 제공하기 위해 고정된 클럭신호에 의해 트리거되고, 하부 플립플롭은 브릿지의 다른 쪽 암의 스위칭 소자를 구동할 수 있도록 지연된 PWM 신호의 트레일링 에지에 의해 트리거된다. 상기 두 플립플롭의 출력신호를 데드타임 설정회로를 거쳐 스위칭 소자 구동회로에 입력한다. 예를 들어, 종래의 위상전이된 펄스 발생용 아날로그 회로로는 Unitrode사의 UC3879를 사용하고 있다. 상기 아날로그 회로는 스위칭 주파수가 수십 내지 수백kHz로 4개까지의 100mA 토템폴(Totem Pole)로 위상전이된 50% 듀티비의 펄스를 출력시키며, 주요 특징으로는 출력의 턴온 지연 설정, 내장된 고속 에러증폭기, Under-voltage Lockout 조정. Soft Start 제어등의 기능을 가지고 있다.

한편, 최근에는 고속 마이크로프로세서 및 DSP에 의해 디지털 영역에서 제어회로를 구현하는 가능성이 실체화되고 있다. 즉, 많은 대용량 변환기에서 EMI에 대한 강인성과 현재의 상태를 원격에서 감시 및 통신할 수 있는 능력과 제어변수를 최적 동작에 맞게 조정할 수 있는 편리함 등의 장점에 따라 고속 마이크로프로세서와 DSP 프로세서가 적용 제어되고 있다. 그런데 디지털 제어의 사용이 인버터와 모터 구동 분야에서 널리 사용되고 있다.

그러나, 종래의 마이크로프로세서를 적용한 풀-브릿지 직류/직류 제어회로는 아날로그 구동제어부와 디지털 제어회로부로 분리되어 있기 때문에 회로의 구성이 복잡하고, 아울러 다단계의 아날로그 제어를 거치기 때문에 회로설계의 변환 등의 유연성이 부족하다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 위상전이 풀-브릿지 직류/직류 변환기에 있어서, 고속의 디지털 신호처리기를 사용하여 아날로그 신호를 디지털 값으로 연산 처리하여 변환하고, 상기 디지털 값을 위상전이된 디지털 값으로 변환하거나, 또는 마이크로프로세서를 사용하여 펄스폭 변조된 신호를 변환함으로써, 위상전이 풀-브릿지 직류/직류 변환기의 구동을 풀 디지털로 제어하고, 또한 회로 설계상의 유연성을 향상시키는데 그 목적이 있는 것이다.

제1도는 영전압 스위칭 풀-브릿지 직류-직류 변환기의 회로도이고,

제2도는 영전압 스위칭 풀-브릿지 직류-직류 변환기의 동작파형도이고,

제3도는 종래의 기술에 따른 마이크로프로세서를 이용한 직류/직류 변환기 제어회로의 구성도이고,

제4도는 종래의 기술에 따른 영전압 스위칭 풀-브릿지 직류/직류 변환기의 아날로그 제어부의 구성도이고,

제5도는 종래의 기술에 따른 영전압 스위칭 풀-브릿지 직류/직류 변환기의 아날로그 구동제어회로의 회로도이고,

제6도는 본 발명에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기 제어회로의 구성도이고,

제7도는 본 발명에 따른 마이크로프로세서를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기 제어회로의 구성도이고,

제8도는 본 발명에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 구성도이고,

제9도는 본 발명의 제1 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 회로도이고,

제10도는 본 발명의 제1 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 입출력 파형도이고,

제11도는 본 발명의 제1 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 데드타임 동작에 대한 입출력 파형의 상세도이고,

제12도는 본 발명의 제2 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 회로도이고,

제13도는 본 발명의 제2 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 입출력 파형도이고,

제14도는 본 발명의 제2 실시예에 따른 DSP를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 데드타임 동작에 대한 입출력 파형의 상세도이고,

제15도는 본 발명의 제3 실시예에 따른 마이크로프로세서의 내부 PWM 구성도이고,

제16도는 본 발명의 제3 실시예에 따른 마이크로프로세서의 내부 PWM 출력파형을 도시하고 있고,

제17도는 본 발명의 제3 실시예에 따른 마이크로프로세서를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 회로도이고,

제18도는 본 발명의 제3 실시예에 따른 마이크로프로세서를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 입출력 파형도이고,

제19도는 본 발명의 제3 실시예에 따른 마이크로프로세서를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 데드타임 동작에 대한 입출력 파형의 상세도이다.

<도면의 주요부분에 대한 부호의 설명>

Q₁∼Q₄: 스위칭 소자 D₁∼D₄: 역병렬 다이오드

D₅, D₆: 출력다이오드 L_m: 여자 인덕턴스

L1 : 변압기 누설 인덕턴스 TRS : 고주파 변압기

10 : 디지털 신호처리기(DSP) 20 : 디지털 구동제어회로(EPLD)

30 : 풀-브릿지 직류/직류 변환기 40 : 10비트 카운터

50 : 위상전이 펄스 발생부(F/F) 60 : 데드타임 설정부

100 : 마이크로프로세서

상기와 같은 목적을 달성하기 위한 본 발명에 따른 DSP를 이용한 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로는, 풀-브릿지 직류/직류 변환기의 제어회로에 있어서, 상기 직류/직류 변환기의 전압/전류를 검출하여 디지털 값으로 변환하는 디지털 신호처리수단; 상기 변환된 디지털 값을 계수하는 계수수단; 및 제어 신호를 수신하여, 상기 계수된 디지털 값에 따라 위상전이된 제어신호를 출력하는 위상전이수단을 포함하여 구성되는 풀-브릿지 직류/직류 변환기를 포함하여 구성되는 것에 특징이 있는 것이고, 본 발명에 따른 마이크로프로세서를 이용한 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로는, 풀-브릿지 직류/직류 변환기의 제어회로에 있어서, 상기 직류/직류 변환기의 전압/전류를 검출하여 디지털값으로 변환하는 신호처리수단; 기설정된 디지털 값과 상기 변환된 디지털 값에 따라 펄스폭을 변조시켜 각각 제1 및 제2 펄스폭 변조신호를 출력하는 펄스폭 변조수단; 상기 제1 펄스폭 변조신호를 분주시켜 출력하는 분주수단; 및 상기 제1 펄스폭 변조신호의 분주신호를 상기 제2 펄스폭 변조신호의 동작 듀티비만큼 위상전이 및 분주시키는 위상전이수단을 포함하여 구성되는 것에 다른 특징이 있는 것이다.

상기와 같이 구성되는 본 발명에 따른 DSP를 이용한 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로는, 직류/직류 변환기의 전압/전류를 검출하여 기준 전압값/전류값과의 비교연산 후에 디지털 값으로 변환하고, 상기 변환된 디지털 값을 카운터에 래치하여 계수한 후에, 위상전이회로가 제어신호를 수신하여 상기 계수된 디지털 값에 따라 위상전이된 제어신호 및 반전제어신호를 출력하여 오른쪽 암 스위치 소자를 구동하며, 또한 이와 동시에 상기 제어신호는 정 및 부의 펄스로 나뉘어지고, 왼쪽 암 스위치소자의 제어신호 및 반전제어신호를 출력하여, 상기 각각의 신호들에 데드타임을 설정한 후에 상기 직류/직류 변환기의 구동을 제어하게 된다. 또한, 본 발명에 따른 마이크로프로세서를 이용한 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로는, 신호처리수단에 의해 직류/직류 변환기의 전압/전류를 검출하여 디지털 값으로 변환하고, 펄스폭 변조수단에 의해 설정된 디지털 값과 상기 변환된 디지털 값에 따라 각각 펄스폭을 변조시켜 제1 및 제2 펄스폭 변조신호를 출력하며, 다음에 상기 제1 펄스폭 변조신호를 분주시켜 출력하고, 상기 분주되는 제1 펄스폭 변조신호를 상기 제2 펄스폭 변조신호의 동작듀티비만큼 위상전이 및 분주시키게 되며, 상기 각각의 신호들은 정 및 부의 펄스로 나뉘어 진 후에 데드타임을 설정한 후에 상기 직류/직류 변환기의 구동을 제어하게 된다. 이때 상기 디지털 신호처리수단과 펄스폭 변조수단은 단일 마이크로프로세서 또는 디지털 신호처리기 내에 구현될 수 있다.

이하, 본 발명에 따른 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로의 바람직한 실시예에 대해 첨부된 도면에 의거하여 상세히 설명하겠다.

도 8은 본 발명에 따른 DSP를 이용한 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로(EPLD)의 구성도로서, 디지털 신호처리기(DSP)에서 입력된 위상전이된 동작듀티비를 나타내는 10비트의 디지털 값(BD[0..9])을 계수하는 10비트 카운터(40); 상기 계수된 디지털 값에 따라 입력된 제어신호(DIR_DATA)를 위상전이시켜 출력하는 위상전이 회로(50); 상기 제어신호(DIR_DATA)와 반전제어신호에 데드타임을 설정하고, 상기 10비트 카운터에서 분주된 클럭에 동기시켜 출력하는 제1 데드타임 설정부(60); 및 상기 위상전이된 제어신호(CGA)와 반전제어신호에 데드타임을 설정하고, 상기 10비트 카운터에서 분주된 클럭에 동기시켜 출력하는 제2 데드타임 설정부(70)를 포함하여 구성되며, 원격 감시 및 고속 연산처리의 제어를 위한 DSP(10)는 풀-브릿지 직류/직류 변환기(30)로부터 궤환된 아날로그 전압 및 전류(V_fed/I_fed)를 검출하여, 상기 궤환된 출력신호와 출력제어 기준신호(V_ref/I_ref)를 가지고 요구된 동작듀티비를 계산하여 10비트의 디지털 값(BD[0..9])으로 변환하여 출력하고, 또한 DSP(10)는 스위칭 주파수의 반주기마다 타이머 인터럽트를 발생해서 일정한 주기를 갖는 스위치 제어신호(DIR_DATA) 및 반전제어신호를 출력한다. 다음에 10비트 카운터(40)는 상기 디지털 신호처리기(DSP)에서 입력된 10비트의 디지털값(BD[0..9])을 계수(Down count)하고, 위상시프트 회로인 D 플립플롭(50)은 상기 제어신호(DIR_DATA)를 수신하여, 상기 계수된 디지털 값에 따라 위상전이된 제어신호(CGA)를 출력하게 되며, 제1 데드타임 설정부(60)는 상기 제어신호(DIR_DATA)와 반전제어신호에 데드타임을 설정하고, 제2 데드타임 설정부(70)는 상기 위상전이된 제어신호(CGA)와 반전제어신호에 데드타임을 설정하여, 상기 10비트 카운터에서 분주된 클럭에 동기시켜 각각의 스위치 구동제어신호를 출력하게 된다. 결국, 풀-브릿지 직류/직류 변환기(30)는 상기 스위치 구동제어신호들에 따라 입력된 직류전압(V_in)을 일단 교류로 변환하고, 다음에 이를 고주파변압기에 의해 승압 및 강압하여 직류(V_o)로 변환하여 출력하게 되는 특징을 갖는다.

도 6은 DSP를 이용한 풀-브릿지 직류/직류 변환기 제어회로의 회로도로서, 도 8의 EPLD 구성을 참고로 하여, 이하 DSP를 이용한 풀-브릿지 직류/직류 변환기의 구동제어회로의 동작을 상세히 설명한다.

먼저, 도 6에 도시된 DSP를 이용한 풀 디지털 풀-브릿지 변환기 제어회로의 경우에 있어서, 디지털 위상전이 펄스 발생회로는 일정한 스위칭 주파수에서 각각 50% 듀티비를 갖는 방형파를 발생시켜야 하고, 또한 풀-브릿지 직류/직류 변환기의 한쪽 암의 스위칭 소자에 구동신호를 교번적으로 제공하는 스위치 제어신호와 스위칭 소자 각 암 사이의 위상차 제어를 위해 다른 쪽 암의 스위칭 소자의 교번 스위치 제어신호를 지연시킬 수 있는 위상전이 펄스 발생부로 구성되어야 한다.

여기에서 풀-브릿지 변환기 스위칭 소자의 각 암 사이의 위상차는 노드 A와 노드 B 사이의 PWM 전압 파형을 결정하는 동작듀티비이다. 예를 들어, 0 동작듀티비는 0˚의 위상차이고 0.5의 동작듀티비는 90˚의 위상차를 갖고 1.0의 동작듀티비는 180˚의 위상차를 갖는다. 그리고 DSP의 출력은 위상전이된 동작듀티비를 나타내는 디지털수인 카운터레지스터 데이터 값이므로 DSP에서 연산 처리된 디지털 값을 위상전이된 값으로 변환하기 위한 디지털 위상전이 펄스 발생회로를 구성해야한다. 또한, 풀-브릿지 직류/직류 변환기 제어의 경우에 있어서, 구동제어회로의 출력신호는 스위칭 소자의 구동을 직접적으로 제어하는 구동 신호를 요구하기 때문에 도 8과 같은 위상전이 펄스 발생회로가 필요하게 된다.

도 6에서, 풀-브릿지 직류/직류 변환기의 출력 전압은 분압저항에 의해 감쇄되어 절연센서를 통해 궤환되고, 절연된 신호는 아날로그/디지털 변환기에 의해 이산값으로 변환되어 디지털 필터링된다(도면 미도시). 상기 궤환된 출력신호(V_fed/I_fed)와 출력제어 기준신호(V_ref/I_ref)를 가지고, DSP(10)는 요구된 동작듀티비를 계산하고, 이에 따른 EPLD(20) 내의 디지털 위상전이 펄스 발생회로로 전달하게 된다. 따라서 디지털 위상전이 펄스 발생회로는 풀-브릿지 변환기의 각 암에 대한 위상전이 신호와 데드타임을 발생하게 된다.

상기 DSP(10)의 출력은 위상 시프트된 동작듀티비를 나타내는 디지털 값으로서, 카운터 레지스터 데이터 값이므로 DSP에서 연산 처리된 디지털 값을 위상 시프트된 값으로 변환하기 위한 디지털 위상전이 펄스 발생회로를 거쳐 풀 디지털로 직류/직류 변환기의 구동을 제어하게 된다.

다시 말하면, 원격 감시 및 고속 연산처리의 제어를 위한 DSP(10)는 풀-브릿지 직류/직류 변환기(30)로부터 궤환된 아날로그 전압 및 전류(V_fed/I_fed)를 검출하여, 상기 궤환된 출력신호와 출력제어 기준신호(V_ref/I_ref)를 가지고 요구된 듀티비를 계산하여 10비트의 디지털 값(BD[0..9])으로 변환하여 출력하고, 또한 시간 인터럽트인 스위치 제어신호(DIR_DATA) 및 반전제어신호를 출력한다.

도 8에서, 디지털 위상전이 펄스 발생회로인 EPLD(20)는 상기 10비트 디지털값(BD[0..9])을 수신하여 계수하고, 상기 스위치 제어신호(DIR_DATA)를 상기 계수된 디지털 값에 동기시켜 위상전이된 제어신호(CGA) 및 반전제어신호를 출력하며, 또한 상기 각각의 신호들에 데드타임을 각각 설정하여 구동제어신호를 출력한다. 결국, 풀-브릿지 직류/직류 변환기(30)는 상기 스위치 구동제어신호들에 따라 입력된 직류전압(V_in)을 일단 교류로 변환하고, 다음에 이를 고주파변압기에 의해 승압 및 강압하여 직류(V_o)로 변환하여 출력하게 되는 것이다.

이하, 도 9 내지 도 11을 참고로 하여, 본 발명의 제1 실시예를 설명하기로 한다.

도 9는 본 발명의 제1 실시예에 따른 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로, 즉 EPLD 내의 디지털 위상전이 펄스 발생회로의 회로도로서, 디지털 신호처리기는 빠른 연산 속도가 필요하기 때문에 클럭주파수가 매우 빠른TMS320CX시리즈 DSP(예를 들어, 50MHz 이상의 DSP)를 사용하고, 회로 기판의 재설계없이 회로를 수정할 수 있는 프로그램 가능 논리소자인 ALTERA 7000시리즈를 사용하여 풀-브릿지 직류/직류 변환기를 제어하는 디지털 위상전이 펄스 발생회로를 구성한다.

다시 말하면, 풀-브릿지 직류/직류 변환기의 4개의 스위칭 소자 중에서 왼쪽 진상암인 2개의 스위칭 소자(GATE_A: Q1, GATE_B: Q3)를 제어하는 펄스 발생부, 오른쪽 지상암 2개의 스위칭 소자(GATE_C: Q2, GATE_D: Q4)를 제어하는 위상전이 펄스 발생부 그리고 데드타임을 설정하는 데드타임 설정부로 구성된다. 여기에서 상기 펄스발생부는 상기 DSP의 인터럽트 중에서 TINTO를 이용하여 일정한 주기를 갖는 펄스를 발생한다.

상기 EPLD 내의 디지털 위상전이 펄스 발생회로의 동작은 다음과 같다. 먼저 DSP가 스위칭 주파수의 반주기마다 타이머 인터럽트(TINTO)를 발생해서 일정한 주기를 갖는 펄스(DIR_DATA)를 출력한다. 상기 펄스(DIR_DATA)는 정. 부의 펄스로 나뉘어져 제1 및 제2 카운터(Counter1,2)에 인가되고, 일정한 데드타임을 갖는 펄스로 제1 스위치 제어신호(GATE_A)와 제2 스위치 제어신호(GATE_B)로 출력되어 풀-브릿지 직류/직류 변환기의 왼쪽 진상암 2개의 스위치를 제어하게 된다.

이와 동시에 DSP에서 연산 처리된 데이터 값이 10비트 카운터에 래치되고, 상기 10비트 카운터는 래치된 값만큼 계수(Down count)하여 위상지연된 신호를 D 플립플롭의 CLK 입력신호로 출력하게 되고, 상기 D 플립플롭 입력단자의 입력신호인 상기 제어신호(DIR_DATA)에 따라 상기 D 플립플롭은 출력신호(CGA)를 출력하게 되고, 상기 출력신호(CGA)는 정 및 부의 펄스로 나뉘어져 제3 및 제4 카운터에 인가되고, 일정한 데드타임을 갖는 펄스로 제3 스위치 제어신호(Gate_D: Q4)를 출력하게 되어, 풀-브릿지 직류/직류 변환기의 오른쪽 지상암 2개의 스위칭 소자를 제어하게 되는데, 이때의 상세 동작은 다음과 같다.즉, 출력 전압/전류를 A/D 변환기(AD MAX120)로 변환한 후에 상기 DSP에서 연산 처리된 10비트 값을 각각 8비트 카운터(41)와 2비트 카운터(42)로 구성된 10비트 카운터(40)에 래치시킨다. 상기 8비트 카운터(41) 및 2비트 카운터(42)의 GN 신호가 'H'로 유지(Holding)되어 있다가, 상기 8비트 카운터(41)의 GN 신호가 'L'일 때, 다운 카운트(Down Count)를 시작한다. 상기 8비트 카운터(41)의 QH∼QA가 전부 'L'일 때, COUT 출력신호는 'H'로 되고, 다음 클럭의 상승에지에서 상기 COUT 출력신호는 'L'가 된다. 이때의 상기 8비트 카운터(41)의 출력신호(COUT)는 CLK의 한 주기 펄스폭을 갖는다. 상기 8비트 카운터(41)의 COUT 출력이 'H'가 되면, 상기 8비트 카운터(41)의 COUT에 연결된 2비트 카운터(42)의 CIN 입력신호는 'H'가 되고, 상기 2비트 카운터(42)는 다음 클럭(CLK)의 상승에지에서 다운 카운트를 시작한다.

다음에 상기 2비트 카운터(42)의 QB, QA 출력신호가 'L'일 때, 상기 2비트 카운터(42)의 COUT 출력신호는 'H'가 되고, 다음 클럭의 상승에지에서 'L'이 된다. 그리고 상기 2비트 카운터(42)의 COUT 출력신호는 D 플립플롭(50)의 클럭신호로 입력된다. 다음에 상기 2비트 카운터(42)의 COUT 출력신호는 'H'가 될 때에 상기 D 플립플롭의(50) 출력 Q(CGA)는 D 플립플롭의 입력단자에 입력되는 펄스(DIR_DATA)값에 따라 D 플립플롭(50)의 출력 Q가 나타난다.

따라서 상기 D 플립플롭(50)의 출력은 입력 펄스(DIR_DATA)보다 10비트 카운터(40)에 래치된 데이터 값(BD[0..9]) 만큼 위상전이된 펄스로 나타나게 되고, 각각 정. 부의 펄스로 나뉘어져 제3 및 제4 카운터(Counter3,4)에 인가되고, 일정한 데드타임을 갖는 펄스로 제3 스위치 제어신호(GATE_C: Q2)와 제4 스위치 제어신호(GATE_D: Q4)로 출력되어 풀-브릿지 직류/직류 변환기의 오른쪽 지상암 2개의 스위치를 제어하게 된다.

도 10은 디지털 위상전이 펄스 발생회로의 입력과 출력파형을 시뮬레이션한 것을 도시하고 있으며, a 부분이 위상전이되는 부분이며, b와 c에 의해 50%의 듀티비가 결정되게 되고, e 부분이 제3 카운터(Counter3)의 QB인 X1, QC인 X2에 의해 데드타임이 설정되는 것을 도시하고 있다. 여기에서 d 부분이 상기 e 부분에 따른 데드타임이 설정되어 출력되는 제3 스위치 제어신호(GATE_C)를 도시하고 있다.

제1 실시예에서 데드타임의 설정은, 도 9를 참고로 하여 제3 카운터(Counter3)를 예로 하여 설명하기로 한다. 상기 제3 카운터(Counter3)의 CLKB 신호를 동기신호로 하여 제3 카운터(Counter3) 각각의 출력(QB,QC,QD)이 분주되고, 이에 따라 제5 논리곱 회로(AND5)와 반전 논리회로(NOT7)에 의해 데드타임이 결정된다. 즉, 동기신호를 계수하여, 상기 계수된 동기클럭만큼 상기 입력된 제어신호(DIR_DATA)의 정 및 부의 제어신호 또는 위상전이된 제어신호(CGA)의 정 및 부의 제어신호를 지연시켜 출력하게 된다. 상기 제3 카운터(Counter3), 예를 들어 7493카운터는 리셋 입력신호가 'L' 상태로 되면, CLKB 신호가 하강할 때 1씩 증가하는 카운터이다. 따라서 제3 스위치 제어신호(GATE_C)는 반전된 리셋 입력 펄스보다 약간의 데드타임 지연시간을 갖는 펄스로 나타난다. 상기 지연시간은 제5 논리곱(AND5) 회로의 출력이 'L'에서 'H'로 변환하기 전의 시간이다. 상기 논리곱회로(AND5)이 출력신호는 제3 논리합회로(OR3)의 입력신호가 되어 제3 카운터(Counter3)의 CLKB 신호를 항상 'H'상태로 유지함으로써, 반복된 출력이 나타나지 않도록 한다. 제1 스위치 제어신호(GATE_A), 제2 스위치 제어신호(GATE_B) 및 제4 스위치 제어신호(GATE_D)에 대해서도 상기와 마찬가지로 데드타임 설정회로가 구성된다.

도 11은 도 10의 위상지연회로 부분을 확대하여 시뮬레이션한 파형이다. 도 11에서 제3 스위치 제어신호(GATE_C)는 입력 펄스(DIR_DATA)보다 QC_CLK 클럭이 3클럭 지연되어 나타나는 것을 알 수 있다. 여기에서 QC_CLK 클럭신호는 상기 8비트 카운터(41)의 출력 QB의 반전신호로서, CLK 신호가 4 분주된 것이다.

상기 지연회로에 대한 지연시간은 표 1과 같다. 그런데 실제 소자에 적용할 지연시간은 소자의 신호 지연시간과 하강 및 상승 에지 시간을 고려하여야 하므로, 구동부에 나타난 실제 파형을 보고 최종적으로 데드타임을 결정하여야 한다.

한편, 상기 제1 실시예의 정상상태에서의 동작 모드는 첫 번째 인터럽트 때 제1 스위치 제어신호(GATE_A), 제4 스위치 제어신호(GATE_D)가 도통하여 2차측 에너지가 환류(Free-wheeling)되고, 상기 10비트 카운터(40)에 래치된 데이터 값(BD[0..9]) 만큼 위상전이된 제3 스위치 제어신호(GATE_C)가 도통할 때, 1차측의 에너지를 2차측으로 전달한다. 두 번째 인터럽트는 제2 스위치 제어신호(GATE_B), 제3 스위치 제어신호(GATE_C)가 도통하여 2차측 에너지가 환류되고, 위상전이된 제4 스위치 제어신호(GATE_D)가 도통하면 에너지는 2차측으로 전달된다. 이와 같이, 인터럽트가 발생할 때마다 1차측 에너지가 2차측으로 전달됨으로써, 원하는 출력을 얻을 수 있다.

이하, 도 12 내지 도 14를 참고로 하여, 본 발명의 제2 실시예를 설명하기로 한다.

도 12는 본 발명의 제2 실시예에 따른 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로, 즉 EPLD 내의 디지털 위상전이 펄스 발생회로의 회로도로서, 전술한 제1 실시예의 데드타임 설정을 위해 타이머 카운터(Counter1∼4)를 쓰는 대신에 시프트 레지스터(Shift-Register1∼4)를 사용하여, 디지털 위상전이 발생회로의 구성하게 된다.

상기 EPLD 내의 디지털 위상전이 펄스 발생회로의 동작은 다음과 같다. 먼저 DSP가 스위칭 주파수의 반주기마다 타이머 인터럽트(TINTO)를 발생해서 일정한 주기를 갖는 펄스(DIR_DATA)를 출력한다. 상기 펄스(DIR_DATA)는 정, 부의 펄스로 나뉘어져 제1 및 제2 시프트 레지스터(Shift REG1, 2)에 인가되고, 일정한 데드타임을 갖는 펄스로 제1 스위치 제어신호(GATE_A)와 제2 스위치 제어신호(GATE_B)로 출력되어 풀-브릿지 직류/직류 변환기의 왼쪽 진상암 2개의 스위치를 제어하게 된다.

이와 동시에 DSP에서 연산 처리된 데이터 값이 10비트 카운터에 래치되고, 상기 10비트 카운터는 래치된 값만큼 계수(Down count)하여 위상지연된 신호를 D 플립플롭의 CLK 입력신호로 출력하게 되고, 상기 D 플립플롭 입력단자의 입력신호인 상기 제어신호(DIR_DATA)에 따라 상기 D 플립플롭은 출력신호(CGA)를 출력하게 되고, 상기 출력신호(CGA)는 정 및 부의 펄스로 나뉘어져 제3 및 제4 시프트 레지스터(Shift REG3, 4)에 인가되고, 일정한 데드타임을 갖는 펄스로 제4 스위치 제어신호(Gate_D: Q4)를 출력하게 되어, 풀-브릿지 직류/직류 변환기의 오른쪽 지상암 2개의 스위칭 소자를 제어하게 되는데, 이때의 상세 동작은 다음과 같다. 즉, 출력 전압/전류를 A/D 변환기(AD MAX120)로 변환한 후에 상기 DSP에서 연산 처리된 10비트 값을 각각 8비트 카운터(41)와 2비트 카운터(42)로 구성된 10비트 카운터(40)에 래치시킨다. 상기 8비트 카운터(41) 및 2비트 카운터(42)의 GN 신호가 'H'로 유지(Holding)되어 있다가, 상기 8비트 카운터(41)의 GN 신호가 'L'일 때, 다운 카운트(Down Count)를 시작한다. 상기 8비트 카운터(41)의 QH∼QA가 전부 'L'일 때, COUT 출력신호는 'H'로 되고, 다음 클럭의 상승에지에서 상기 COUT 출력신호는 'L'가 된다. 상기 8비트 카운터(41)의 COUT 출력이 'H'가 되면, 상기 8비트 카운터(41)의 COUT에 연결된 2비트 카운터(42)의 CIN 입력신호는 'H'가 되고, 상기 2비트 카운터(42)는 다음 클럭의 상승에지에서 다운 카운트를 시작한다.

다음에 상기 2비트 카운터(42)의 QB, QA 출력신호가 'L'일 때, 상기 2비트 카운터(42)의 COUT 출력신호는 'H'가 되고, 다음 클럭의 상승에지에서 'L'이 된다.그리고 상기 2비트 카운터(42)의 COUT 출력신호는 D 플립플롭(50)의 클럭신호로 입력된다. 다음에 상기 2비트 카운터(42)의 COUT 출력신호는 'H'가 될 때에 상기 D 플립플롭의(50) 출력 Q(CGA)는 D 플립플롭에 입력되는 펄스(DIR_DATA) 값에 따라 D 플립플롭(50)의 출력 Q가 나타난다.

따라서 상기 D 플립플롭(50)의 출력은 입력 펄스(DIR_DATA)보다 10비트 카운터(40)에 래치된 데이터 값(BD[0..9]) 만큼 위상전이된 펄스로 나타나게 되고, 각각 정, 부의 펄스로 나뉘어져 제3 및 제4 시프트 레지스터(Shift_REG3, 4)에 인가되고, 일정한 데드타임을 갖는 펄스로 제3 스위치 제어신호(GATE_C: Q2)와 제4 스위치 제어신호(GATE_D: Q4)로 출력되어 풀-브릿지 직류/직류 변환기의 오른쪽 지상암 2개의 스위치를 제어하게 된다.

도 13은 디지털 위상전이 펄스 발생회로의 입력과 출력파형을 시뮬레이션한 것을 도시하고 있다.

제2 실시예의 데드타임의 설정은, 제3 시프트 레지스터(73)를 예로 하여, 제3 시프트 레지스터(73)의 CLK 신호만큼 시프트된 출력(QA∼QH)에 의해 결정이 된다. 즉 상기 제1 및 제2 시프트 레지스터(Shift REG1, 2)의 A에 입력된 제어신호(DIR_DATA) 또는 제3 및 제4 시프트 레지스터(Shift REG3, 4)의 A에 위상전이된 제어신호(CGA)를 각각의 시프트 레지스터의 동기클럭인 CLK 신호(CLKO)를 시프트 펄스로 하여 상기 입력된 신호를 이동시켜 출력한다. 상기 제3 시프트 레지스터(73), 예를 들어 74164 시프트 레지스터(73)는 입력신호인 CLRN 값이 'H'이고, 클럭(CLKO)이 상승할 때 입력신호인 펄스(DIR_DATA)값을 1 클럭씩 시프트하여 출력시킨다. 상기 74164 시프트 레지스터(73)의 입력신호 및 시프트된 출력신호가 제3 논리곱회로(AND3)에 의해 데드타임이 결정된다.

도 14는 디지털 구동제어회로의 데드타임 동작에 대한 입출력 파형의 상세도로서, 제3 스위치 제어신호(GATE_C)는 위상시프트 D 플립플롭(50)의 출력(cga)보다 z1 클럭이 2클럭 지연되어 나타나는 것을 알 수 있다. 여기에서 제3 시프트 레지스터(73)의 QC 신호(Z1)는 상기 8비트 카운터(41)의 QC 출력 신호(CLK0)를 동기클럭으로 하여 D 플립플롭(50)의 출력(cga) 신호가 8 분주된 것이다.

그리고, 표 2는 상기 74164 시프트 레지스터(73)의 시프트된 출력에 따라 나타난 데드타임을 나타냈다. 예를 들어, CLK가 500ns이고, 74164 시프트 레지스터의 출력을 QC로 결정할 때 데드타임은 500ns×2=1㎲가 되고, CLK가 500ns이고, 74164 시프트 레지스터의 출력을 QD로 결정할 때 데드타임은 500ns×3=1.5㎲가 된다. 또한 제1 스위치 제어신호(GATE_A), 제2 스위치 제어신호(GATE_B) 및 제4 스위치 제어신호(GATE_D)에 대해서도 상기와 마찬가지로 데드타임 설정회로가 구성된다. 그런데 실제 소자에 적용할 지연시간은 소자의 신호 지연시간과 하강 및 상승 에지 시간을 고려하여야 하므로 구동부에 나타난 실제 파형을 보고 최종적으로 데드타임을 결정하여야 한다.

도 7은 본 발명의 제3 실시예에 따른 마이크로프로세서를 이용한 풀-브릿지 직류/직류 변환기 제어회로의 회로도로서, 도 17의 EPLD 구성을 참고로 하여, 이하 마이크로프로세서를 이용한 풀-브릿지 직류/직류 변환기의 구동제어회로의 동작을 상세히 설명한다.

도 7에서, 풀-브릿지 직류/직류 변환기의 출력 전압은 분압저항에 감쇄되어 절연센서를 통해 궤환되고, 절연된 신호는 아날로그/디지털 변환기에 의해 이산값으로 변환되어 디지털 필터링된다(도면 미도시), 상기 궤환된 출력신호(V_fed/I_fed)와 출력제어 기준신호(V_ref/I_ref)를 가지고, 마이크로프로세서(100)는 요구된 동작듀티비를 계산하고, 이에 따른 EPLD(200) 내의 디지털 위상전이 펄스 발생회로로 전달하게 된다. 따라서 디지털 위상전이 펄스 발생회로는 풀-브릿지 변환기의 각 암에 대한 위상전이 신호와 데드타임을 발생하게 된다.

상기 마이크로프로세서(100)의 출력은 위상 시프트된 동작듀티비를 나타내는 디지털 값으로서, 카운터 레지스터 데이터 값이므로 마이크로프로세서에서 연산 처리된 디지털 값을 위상 시프트된 값으로 변환하기 위한 디지털 위상전이 펄스 발생회로를 거쳐 풀 디지털로 직류/직류 변환기의 구동을 제어하게 된다.

한편, 고주파 위상전이 풀-브릿지 직류/직류 변환기를 종래의 아날로그 회로로 제어하던 것을 디지털로 제어하는데 있어서, 전술한 DSP를 이용한 디지털 제어는 연산속도가 매우 빠르고, 실수(Floating-point) 연산된다는 장점 때문에, 실시간 처리가 필요하거나 정확성을 요구할 경우에는 디지털 신호처리기를 이용하지만, 위상전이회로를 구성할 때 상기 DSP에서 연산된 디지털 값을 위상전이된 디지털 값으로 변환하기 위해서는 상기 EPLD 내부에 10비트 다운카운터를 내장하여 사용하여야 하고, 또한 궤환된 전압 또는 전류의 외부신호를 검출하기 위해서는 별도의 아날로그/디지털 변환기를 사용하여야 한다.

따라서, 고주파 위상전이 풀-브릿지 직류/직류 변환기를 디지털로 제어하기 위해서, 16bit 프로세서 중에 시중에서 구입하기 쉽고, 프로세서 내부에 아날로그/디지털 변환기(A/D Converte)와 카운터 기능을 내장한 저가의 80C196 프로세서 또는 이와 유사한 기능을 갖는 프로세서를 사용하여 제어 회로를 구성할 수 있다.

상기 80C196 프로세서 시리즈 중에서 80C196KC를 중심으로 본 발명의 제3 실시예에 따른 마이크로프로세서를 이용한 영전압 스위칭 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로를 설명한다. 먼저 상기 80C196KC에 대한 주요 특징은 다음과 같다.

상기 80C196KC는 20MHz까지 동작하고, 28개 인터럽트소스와 16개 벡터를 가지며, 8비트/16비트 버스폭을 갖도록 256Byte의 추가 RAM이 동적구조로 되어 있다. 또한 샘플/홀드 기능을 갖는 8/10비트 A/D 컨버터를 내장하고 있으며, 232 바이트의 레지스터 파일, 다섯 개의 8비트 I/O 포트, 세 개의 PWM 출력 및 네 개의 16비트 소프트웨어 타이머를 가지고 있다.

상기 80C196KC를 이용한 제어회로에는 키패드(Keypad), EPLD를 이용한 위상제어부로 구성되고, 상기 EPLD는 PCB 기판을 재설계하지 않고도 회로의 수정이 가능한 ALTERA 7000시리즈를 사용하며, EPLD 내부는 FB 직류/직류 변환기를 제어하기 위한 PWM 발생부와 데드타임 설정부로 구성된다.

상기 80C196KC 마이크로프로세서의 내부의 PWM 구조 및 제어 방법을 설명하면 다음과 같다. 도 15는 상기 80C196KC의 내부 PWM 회로의 구성도로서, 상기 PWM은 입출력 레지스터(I/O Register) 중에서 IOC1의 제1 비트(IOC1.0), IOC3의 제3, 4비트(IOC3.2, IOC3.2) 및 PWM 제어 레지스터(PWM control register)를 이용하여 제어하게 된다. 여기에서 상기 IOC1의 제1 비트(IOC1.0), IOC3의 제3 비트(IOC3.2) 및 IOC3의 제4 비트(IOC3.3)는 각각 1일 경우에 각각 PWM0, PWM1, PWM2를 선택하여 출력하게 된다.

도 16은 상기 80C196KC의 내부 PWM 출력파형으로서, 상기 80C196KC의 내부 PWM의 출력파형은 도 15에 도시된 프리스케일러(Pre-scaler) 비트(IOC2.2)를 이용하여, 매 256 상태시간(State Time) 또는 512 상태시간, 즉, 각각 20MHz에서 25.6㎲, 20MHz에서 51.2㎲마다 여러 형태의 듀티 사이클을 갖는 펄스를 출력할 수 있다. 도 16은 전형적인 PWM 출력을 도시하고 있으며, 예를 들어, 듀티 사이클이 50%일 경우에 PWM 제어 레지스터의 값은 128이 된다.

상기 PWM 제어 레지스터에 0∼255를 써넣으면 다음과 같이 동작한다. 도 15의 카운터(Counter)가 0이 되면 PWM은 "H"를 출력하고, PWM 제어 레지스터 값과 카운터 값이 일치되면, PWM은 오버플로우(Over flow)가 발생할 때까지 "L"을 출력하며, 만일 카운터가 오버플로우가 되면 PWM은 다시 "H"를 출력한다. 그리고 PWM 제어 레지스터(PWM control register)에 써진 값은 카운터가 오버플로우가 되었을 때, 홀딩 레지스터(Holding register)에 로드된다. 이때 상기 홀딩 레지스터는 상기 카운터의 카운트가 완료될 때까지는 새로운 값이 인식하지 못하므로 PWM의 에지에서 발생할 수 있는 오류를 방지할 수 있다. 그리고 3개의 PWM 출력은 모두 같은 카운터를 사용함으로써, 3개의 PWM 출력은 항상 동기되어 동시에 "H"로 상승하게 된다. 만일, 포트(port)의 핀을 PWM으로 설정하면, 양방향 포트로 사용할 수 없으며, 강한 풀업 또는 풀다운이 된다. 이때 상기 포트를 다시 양방향 포트로 사용하려면 CPU를 리셋시켜야 한다.

그리고 마이크로프로세서 키패드에 의해 입력된 값이 PWM 제어 레지스터에 입력이 되어 8비트 카운터 값과 비교하여 그 값이 일치하면 PWM 출력은 "0"이 된다. 상기 카운터 값이 오버플로우가 발생하면 PWM 출력은 "1"이 되어 PWM 파형을 출력한다. 상기 카운터는 매 상태시간마다 증가를 하므로 255 상태시간의 주기를 갖는다. 그리고 PWM 주기와 PWM 파형의 'H'인 시간은 키패드에 의해 입력된 8 bit값과 시스템 클럭 주파수에 의해 결정이 된다. 즉, PWM 주기는 (512/시스템클럭 주파수)이고, PWM 파형의 "H"인 시간, PWM_high는 ((PWM_control×2) / 시스템클럭주파수)이 된다. 예를 들어, 상기 시스템클럭 주파수는 20MHz이고, 상기 키패드에 의한 PWM 제어 레지스터 값이 138일 때, 상기 PWM 주기는 (512 / 20MHz)인 25.6㎲이고, 그리고 PWM 파형의 'H'인 시간, PWM_high는 (138×2) / 20MHz = 13.8㎲이므로, 결국 54%의 동작듀티비를 갖는 PWM 출력을 얻을 수 있다.

도 17은 본 발명의 제3 실시예에 따른 FB 직류/직류 변환기를 제어하는 PWM 발생부 및 데드타임 설정부를 갖는 EPLD 내부 회로도로서, 본 발명의 제3 실시예에서는 상기 마이크로 프로세서 내부의 PWM 발생회로의 PWM 출력을 이용하여 고주파 위상전이 풀-브릿지 직류/직류 변환기의 제어회로를 구현하게 된다.

먼저, 위상전이 풀-브릿지 직류/직류 컨버터의 스위칭 주파수는 80C196 내부의 PWM 주기 레지스터와 내부 클럭을 사용하여 제어할 수 있다. 상기 80C196 내부에는 3개의 PWM 출력핀(PWM0, PWM1, PWM2)이 있고, 이중 2개의 PWM 출력핀(PWM1, PWM2)을 이용하여 위상전이 풀-브릿지 직류/직류 컨버터의 스위칭소자를 구동 제어를 하게 된다. 여기에서 상기 3개의 PWM 출력은 모두 같은 카운터를 사용하고, 3개의 PWM 출력은 항상 동기되어 동시에 "H"로 올라간다. 또한 각 PWM 제어 레지스터에 설정된 값만큼 "H"로 되어 있다가, 상기 8bit의 카운터 값과 비교하여 그 값이 일치하면 PWM 출력은 "L"이 된다. 상기 두 개의 PWM 출력핀(PWM1, PWM2) 중에 PWM1은 일정한 펄스폭으로 왼쪽 진상암인 2개의 스위칭 소자(Gate_A:Q1, Gate_B:Q3)를 제어하고, PWM2는 상기 PWM1 출력에 대해 위상전이(Phase Shift)되어 오른쪽 지상암 2개(Gate_C:Q2, Gate_D:Q4)의 스위칭소자를 제어하게 된다. 상기 왼쪽 암(Leg)을 제어하는 PWM1은 PWM1 제어 레지스터에 8비트의 값을 입력하여, 일정한 동작 듀티 사이클을 갖는 PWM 출력을 얻을 수 있다. 즉, PWM1의 출력파형을 D 플립플롭(81)의 클럭으로 입력하고, D 플립플롭(81)의 출력 Q(DQ1)는 입력된 클럭의 상승에지에 의해 2분주된 파형으로 나타난다. 상기 2 분주된 출력파형(DQ1)은 정·부 출력신호로 나뉘어져, 데드타임 설정을 위한 시프트 레지스터(Shift REG1, 2)(91,92)를 거쳐 일정한 데드타임을 갖는 제어신호로 출력되고, 결국 도 1에 도시된 왼쪽 진상암인 제1 스위치와 제2 스위치인 2개의 스위칭 소자(Gate_A:Q1, Gate_B:Q3)를 제어하게 된다.

그리고, 상기 PWM2는 상기 직류/직류 변환기의 출력 전압과 전류를 상기 80C196의 아날로그/디지털 변환기로부터 입력받아 중앙처리장치(CPU)에서 8비트 값으로 연산하고, 상기 중앙처리장치에서 8비트 값으로 연산된 값을 PWM2 제어 레지스터에 입력하여 일정한 동작듀티 사이클을 갖는 PWM 출력을 얻을 수 있다. 상기 PWM2의 출력파형을 반전하여 D 플립플롭(82)의 클럭으로 입력하고, D 플립플롭(82)의 D 입력조건, 즉, 상부 플립플롭 출력신호(DQ1)에 따라 출력된 D 플립플롭 출력인 Q(DQ2)는 PWM2의 반전된 신호의 듀티 폭만큼 지연된 형태로 2 분주된 파형, 즉 위상지연 및 2분주된 파형으로 나타난다. 상기 PWM2는 255의 분해능을 가지고 위상전이되어 출력되고, 출력전압 또는 전류를 제어하게 된다. 그리고 상기 2 분주된 파형은 정·부 출력신호로 나뉘어져 데드타임 설정을 위한 시프트 레지스터(Shift REG3,4)(93,94)를 거쳐 일정한 데드타임을 갖는 펄스로 제3 스위치 제어신호(GATE_C:Q2)와 제4 스위치 제어신호(GATE_D:Q4)로 출력되어 풀-브릿지 직류/직류 변환기의 오른쪽 지상암(Leg) 2개의 스위치를 제어하게 된다.

도 18은 디지털 위상전이 펄스 발생회로의 입력과 출력파형을 시뮬레이션한 것을 도시하고 있으며, 도 19는 데드타임을 설명하기 위한 상세 파형도로서, 도 18의 delay time 부분이 위상전이되는 부분이며, 도 17의 각각의 시프트 레지스터(91∼94) 출력 QC에 의해 데드타임이 설정되는 것을 도시하고 있다.

한편, 데드타임은 74164 시프트 레지스터(91∼94)의 CLK 신호만큼 시프트된 출력(QA∼QH)에 의해 결정이 된다. 상기 시프트 레지스터(91∼94)는 입력 신호 "CLRN" 값이 "1"이고 클럭이 상승할 때, 입력 신호인 "A"값을 1 클럭씩 지연시켜 출력(QA∼QH)한다. 상기 시프트 레지스터(91∼94)의 입력 신호와 위상지연된 출력(QA∼QH) 신호가 제2 내지 제5 논리곱회로(AND2∼5)에 의해 데드타임이 결정된다. 표 3 은 상기 시프트 레지스터(91∼94)의 지연된 출력(QA∼QH)에 따라 나타난 데드타임을 표시했다. 예를 들어 클럭(CLK)이 500ns이고, 상기 시프트 레지스터(91∼94)의 출력을 QD로 결정할 때, 데드타임은 500ns×3 = 1.5㎲가 된다.

또한, 전술한 제1 및 제2 실시예와 마찬가지로, 제3 실시예에서도 실제 소자에 적용할 지연 시간은 소자의 신호 지연 시간과 하강 및 상승시간을 고려하여야 하고, 제어회로에 나타나는 실제의 파형을 보고 최종적으로 데드타임을 결정해야 한다.

한편, 전술한 제1 실시예에서, 카운터(61,62,71,72)를 사용하여 데드타임을 설정하듯이, 상기 제3 실시예에서도 시프트 레지스터(91∼94) 대신에 도 9의 카운터(61,62,71,72)를 사용하여 데드타임을 설정할 수 있다. 그리고, 상기 마이크로프로세서 대신에 전술한 디지털 신호처리기에서도 상기 펄스폭 변조된 제어신호를 사용할 수도 있다.

상기와 같이 구성되는 본 발명에 따른 위상전이 풀-브릿지 직류/직류 변환기에 있어서, 디지털 신호처리기를 사용하여 아날로그 신호를 디지털 값으로 고속으로 연산 처리하여 변환하거나, 또는 마이크로 프로세서를 사용하여 펄스폭 변조된 신호를 분주시키고, 각각에 대해 프로그램 가능 논리소자를 사용하여 상기 디지털 값 또는 펄스폭 변조된 신호를 위상전이된 제어신호로 쉽게 변환함으로써, 회로 선계상의 유연성을 향상시키고, 아울러 위상전이 풀-브릿지 직류/직류 변환기의 구동을 풀 디지털로 제어할 수 있는 유용한 발명인 것이다.

Claims (9)

1. 풀-브릿지 직류/직류 변환기의 제어회로에 있어서, 상기 직류/직류 변환기의 출력 전압/전류 신호와 기준신호를 비교하고, 그 비교 결과에 따라 제 1 스위치 제어신호를 출력함과 아울러 요구되는 동작듀티비를 계산하여 디지털 값으로 변환 출력하는 디지털 신호처리수단; 상기 변환 출력된 디지털 값을 계수하는 계수수단; 상기 계수된 디지털 값에 따라, 상기 디지털 신호처리수단으로부터 출력되어 입력된 상기 제 1 스위칭 제어신호를 위상전이시켜 제 2 스위칭 제어신호로 출력하는 위상전이수단; 및 상기 제 1 스위칭 제어신호 및 상기 제 2 스위칭 제어신호로 각각 소정의 데드타임을 설정하는 데드타임 설정수단을 포함하여 구성된 풀-브릿지 직류-직류 변환기의 디지털 구동제어회로.
2. 제1항에 있어서, 상기 디지털 신호처리수단은, 50MHz 이상의 샘플링 주파수로 동작하는 디지털 신호처리기(DSP)인 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
3. 제1항에 있어서, 상기 데드타임 설정수단은 동기 클럭을 계수하여, 상기 계수된 동기클럭만큼 상기 제 1 스위칭 제어신호 또는 상기 제 2 스위칭 제어신호를 지연시켜 출력하는 계수기인 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
4. 제1항에 있어서, 상기 데드타임 설정수단은, 상기 제 1 스위칭 제어신호 또는 상기 제 2 스위칭 제어신호를 레지스터에 세트하고, 동기클럭을 시프트 펄스로 하여 상기 세트된 신호를 이동지연시켜 출력하는 시프트 레지스터인 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
5. 풀-브릿지 직류/직류 변환기의 제어회로에 있어서, 상기 직류/직류 변환기의 전압/전류를 검출하여 디지털 값으로 변환하고, 기설정된 디지털 값과 상기 변환된 디지털 값에 따라 펄스폭을 변조시켜 각각 제 1 및 제 2 펄스폭 변조신호를 출력하는 펄스폭 변조수단; 상기 제 1 펄스폭 변조신호를 분주시켜 출력하는 분주수단; 상기 제 1 펄스폭 변조신호의 분주신호를 상기 제 2 펄스폭 변조신호의 동작 듀티비만큼 위상전이하고 분주하는 위상전이수단; 및 상기 제 1 펄스폭 변조신호가 분주된 신호 및 상기 제 2 펄스폭 변조신호가 위상전이 및 분주된 신호에 각각 소정의 데드타임을 설정하는 데드타임 설정수단을 포함하여 구성된 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
6. 제5항에 있어서, 상기 펄스폭 변조수단은, 단일 마이크로프로세서 또는 디지털 신호처리기에 집적되어 있는 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
7. 제5항에 있어서, 상기 제1 및 제2 펄스폭 변조신호는, 펄스폭변조(PWM) 제어 레지스터에 입력되는 일정한 디지털 값에 따라 결정되는 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
8. 제5항에 잇어서, 상기 데드타임 설정수단은, 동기클럭을 계수하여, 상기 계수된 동기클럭만큼 상기 제1 펄스폭 변조신호가 분주된 신호 또는 제2 펄스폭 변조신호가 위상전이 및 분주된 신호를 지연시켜 출력하는 계수기인 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.
9. 제5항에 있어서, 상기 데드타임 설정수단은, 상기 제1 펄스폭 변조신호가 분주된 신호 또는 제2 펄스폭 변조신호가 위상전이 및 분주된 신호를 레지스터에 세트하고, 동기클럭을 시프트 펄스로 하여 상기 세트된 신호를 이동 지연시켜 출력하는 시프트 레지스터인 것을 특징으로 하는 풀-브릿지 직류/직류 변환기의 디지털 구동제어회로.