JP3576140B2 - スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置に関し、さらに詳細には、スイッチング電源装置をデジタル制御する制御回路及びこれを用いたスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換し、出力回路を用いて再びこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
このようなスイッチング電源装置においては、制御回路によって出力電圧が検出され、これに基づいてスイッチング回路によるスイッチング動作が制御される。これにより、スイッチング電源装置が駆動すべき負荷には安定した動作電圧が供給される。
【０００４】
【発明が解決しようとする課題】
近年、スイッチング電源装置に用いる制御回路の一部若しくは全部をデジタル化する試みが数多くなされている。ここで、連続的な値を用いるアナログ制御とは異なり、離散的な値を用いるデジタル制御においては、最小制御単位がクロック信号の周波数（クロック周波数）に依存するため、より高精度な制御を行うためにはクロック周波数を高く設定する必要がある。
【０００５】
しかしながら、クロック周波数の向上には限界がある一方で、消費電力はクロック周波数に比例して増大してしまう。このため、クロック周波数を高めることなく、より高精度な制御が可能なスイッチング電源装置用の制御回路が望まれている。
【０００６】
したがって、本発明の目的は、クロック周波数を高めることなく、より高精度にスイッチング電源装置を制御可能なスイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明のかかる目的は、スイッチング電源装置の出力電圧に基づき、制御信号の周波数ｆｃの１周期内において、それぞれ第１のパルス幅及び前記第１のパルス幅との差が、前記制御信号の１周期に相当する第２のパルス幅のいずれか一方のパルス幅を有する複数のスイッチング制御信号を生成して、前記スイッチング電源装置をデジタル制御するための制御回路であって、前記出力電圧をデジタル化し、前記出力電圧のデジタル値をスイッチング周波数ｆｓｗと前記制御信号の周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算することによって得られた商に基づいて、前記第１のパルス幅を決定し、剰余に基づいて、前記制御信号の周波数ｆｃの１周期内における前記第２のパルス幅を有する前記スイッチング制御信号の数を決定することを特徴とする制御回路によって達成される。
【０００８】
本発明によれば、制御信号の周波数ｆｃの１周期内において第２のパルス幅をもつスイッチング制御信号の出現回数を制御することにより等価的に出力電圧精度を高めているから、クロック周波数を高めることなく、より高精度にスイッチング電源装置を制御することが可能となる。
【００１２】
本発明の好ましい実施態様においては、前記制御周波数の１周期を複数の副制御周期に分割し、前記各副制御周期において同じ内容を有する複数のスイッチング制御信号を生成するように構成されている。
【００１３】
本発明のさらに好ましい実施態様によれば、第２のパルス幅をもつスイッチング制御信号の最大出現周期が短くなるので、スイッチング電源装置の出力電圧に周期の長いリップルが生じにくくなる。
【００１５】
【発明の実施の形態】
本発明の好ましい実施態様について説明する前に、スイッチング電源装置をデジタル制御する場合に最小制御単位がクロック周波数に依存する様子について、参考例を用いて説明する。
【００１６】
図１は、最小制御単位がクロック周波数に依存することを説明するためのスイッチング制御信号ＳＷのタイミング図である。
【００１７】
スイッチング電源装置をデジタル制御する場合、スイッチング電源装置の出力電圧Ｖｏは、制御回路によって生成されるスイッチング制御信号ＳＷのパルス幅によって定められる。ここで、スイッチング制御信号ＳＷの最小分解能Ｔｏｎｍｉｎは、式（１）に示すように、クロック信号（クロック周波数＝ｆｓ）の１周期に一致する。
【００１８】
【数１】
したがって、１スイッチング周期Ｔｓｗにおいてスイッチング制御信号ＳＷが取りうるパルス幅の種類（Ｑｃｏｕｎｔ）は式（２）に示すように制限され、これにより、出力電圧Ｖｏの最小制御幅△Ｖｏは、式（３）に示すように制限される。
【００１９】
【数２】
具体的な数値を挙げて説明すると、例えば、クロック信号の周波数ｆｓが４０ＭＨｚであり、スイッチング周期Ｔｓｗが２．５μｓｅｃ（スイッチング周波数ｆｓｗ＝４００ＫＨｚ）であり、入力電圧Ｖｉｎが１２Ｖであるとすれば、出力電圧Ｖｏの最小制御幅△Ｖｏは、０．１２Ｖとなる。
【００２０】
図１には示されていないが、スイッチング制御信号ＳＷのパルス幅は、一般に、スイッチング周期Ｔｓｗの数百倍の周期をもつ制御周期Ｔｃごとに現在の出力電圧Ｖｏに応じて見直され、変更される。すなわち、各制御周期内においてスイッチング制御信号ＳＷのパルス幅は一定に制御されるので、上記の例で言えば、出力電圧Ｖｏは、各制御周期ごとに０．１２Ｖ単位で制御されることになる。したがって、ＣＰＵ用のスイッチング電源装置のように出力電圧Ｖｏが例えば１Ｖと非常に低い場合、出力電圧精度（△Ｖｏ／Ｖｏ）は±１２％となり、非常に精度が低くなってしまう。
【００２１】
最小制御幅△Ｖｏを小さくすることによって出力電圧精度（△Ｖｏ／Ｖｏ）を高めるためには、式（３）から明らかなように、Ｑｃｏｕｎｔを大きくすることが有効である。しかしながら、Ｑｃｏｕｎｔを大きくするためには、式（１）及び式（２）から明らかなように、クロック信号の周波数ｆｓを高める必要があり、これには種々の技術的な困難性を伴うばかりでなく、消費電力の増大を招いてしまう。
【００２２】
このように、スイッチング電源装置をデジタル制御すると最小制御幅△Ｖｏがクロック周波数に依存するが、本発明は、実際の最小制御幅△Ｖｏを変更することなく、等価的に出力電圧精度を高めるものであり、以下、その好ましい実施態様について詳細に説明する。
【００２３】
図２は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００２４】
図２に示すように、本実施態様にかかるスイッチング電源装置は、入力電源端子１に供給される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを出力電源端子２に供給する装置であり、スイッチング回路部１０と、出力回路部２０と、制御回路部３０とを備えて構成される。出力電源端子２には、ＣＰＵ等の直流負荷３が接続される。以下に詳述するように、本実施態様にかかるスイッチング電源装置は、出力電圧Ｖｏが低いほど効果的であることから、ＣＰＵのように動作電圧の低い負荷を駆動するためのスイッチング電源装置として好適に用いることができる。
【００２５】
スイッチング回路部１０は、入力コンデンサ１１と、スイッチ素子１２及び１３によって構成される。入力コンデンサ１１は、入力電源端子１とグランドとの間に接続されており、入力電圧Ｖｉｎを安定化させる役割を果たす。また、スイッチ素子１２は、入力コンデンサ１１と出力回路部２０との間に接続されており、スイッチ素子１３は、スイッチ素子１２と出力回路部２０の接続点とグランドとの間に接続されている。これらスイッチ素子１２及び１３は、制御回路部３０による制御のもと所定のデッドタイムを介して交互にオン状態となる。
【００２６】
出力回路部２０は、出力リアクトル２１と出力コンデンサ２２によって構成される。出力リアクトル２１は、スイッチング回路部１０と出力電源端子２との間に接続されており、出力コンデンサ２２は、出力電源端子２とグランドとの間に接続されている。
【００２７】
制御回路部３０は、コンパレータ３１、３６と、ラッチ回路３２と、カウンタ３３、３５と、パルス幅制御回路３４と、タイミング制御回路３７と、ドライバ３８とを備える。特に限定されるものではないが、制御回路部３０を構成する各要素のうち、少なくともラッチ回路３２、カウンタ３３、３５、パルス幅制御回路３４、コンパレータ３６、タイミング制御回路３７については、アナログ信号を取り扱わず、また、大きなドライブ能力を必要としないことから、これらを１つの半導体チップ上に集積することが好ましい。
【００２８】
タイミング制御回路３７は、外部クロック信号ＣＬＫ０を受け、これに基づいてタイミング信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３を生成する回路である。本実施態様においては、タイミング信号ＣＬＫ１の周波数は基本クロック信号ＣＬＫ０の周波数ｆｓに一致し、タイミング信号ＣＬＫ２の周波数はスイッチング周波数ｆｓｗに一致し、タイミング信号ＣＬＫ３の周波数は制御周波数ｆｃに一致する。したがって、本明細書においては、タイミング信号ＣＬＫ１の１周期（１／ｆｓ）をクロック周期（Ｔｓ）と呼ぶことがあり、タイミング信号ＣＬＫ２の１周期（１／ｆｓｗ）をスイッチング周期（Ｔｓｗ）と呼ぶことがあり、タイミング信号ＣＬＫ３の１周期（１／ｆｃ）を制御周期（Ｔｃ）と呼ぶことがある。
【００２９】
タイミング信号ＣＬＫ１は、制御回路部３０内の基本クロックとして用いられる信号であり、スイッチング周波数ｆｓｗよりも十分に高く設定する必要がある。また、スイッチング周期Ｔｓｗ（＝１／ｆｓｗ）とはスイッチング回路部１０に含まれるスイッチ素子１２、１３の動作周期である。また、制御周期Ｔｃ（＝１／ｆｃ）とは、出力電圧Ｖｏに基づいて制御内容を見直し、変更する周期である。特に限定されるものではないが、
ｆｓ＝１００×ｆｓｗ
ｆｓｗ＝３００×ｆｃ
程度に設定することが好ましい。より具体的には、タイミング信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数を、それぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚ程度に設定することが好ましい。この場合、クロック周期Ｔｓ、スイッチング周期Ｔｓｗ及び制御周期Ｔｃは、それぞれ２５ｎｓｅｃ、２．５μｓｅｃ及び７５０μｓｅｃとなる。
【００３０】
コンパレータ３１は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）には出力電圧Ｖｏの目標値である基準電圧Ｖｒｅｆが供給されており、非反転入力端子（＋）は出力電源端子２に接続されることにより出力電圧Ｖｏが供給されている。したがって、コンパレータ３１は、現在の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも高くなるとその出力信号Ｓ１をハイレベル（１）とし、逆に、現在の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも低くなるとその出力をローレベル（０）とする。
【００３１】
ラッチ回路３２は、いわゆるデータラッチ型（Ｄ型）のラッチ回路であり、データ入力端子（Ｄ）、クロック入力端子（Ｃ）及びデータ出力端子（Ｑ）を備えている。データ入力端子（Ｄ）にはコンパレータ３１からの出力信号Ｓ１が供給され、クロック入力端子（Ｃ）にはタイミング制御回路３７により生成されるタイミング信号ＣＬＫ１が供給されている。ラッチ回路３２の動作は、通常のデータラッチ型のラッチ回路と同様であり、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化したタイミングにおいてデータ入力端子（Ｄ）に供給される出力信号Ｓ１の論理レベルをラッチし、データ出力端子（Ｑ）より出力する出力信号Ｓ２を当該論理レベルとする。
【００３２】
カウンタ３３は、カウント端子（ＣＯＵＮＴ）、クロック入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端子（Ｑ）を備えており、カウント端子（ＣＯＵＮＴ）にはラッチ回路３２からの出力信号Ｓ２が供給され、クロック入力端子（Ｃ）及びリセット端子（Ｒ）には、タイミング制御回路３７により生成されるタイミング信号ＣＬＫ１及びＣＬＫ３がそれぞれ供給されている。カウンタ３３は、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化したタイミングにおいてカウント端子（ＣＯＵＮＴ）に供給される出力信号Ｓ２の論理レベルがハイレベルであればカウントアップ、すなわち内部レジスタ（図示せず）のインクリメントを行い、そのカウント値を出力信号Ｓ３としてデータ出力端子（Ｑ）より出力する。また、カウンタ３３は、リセット端子（Ｒ）供給されるタイミング信号ＣＬＫ３が活性化すると、カウント値をゼロにリセットする。
【００３３】
したがって、上述のように、ＣＬＫ１及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ及び１．３３ＫＨｚであるとすれば、出力信号Ｓ３（カウント値）は０〜３００００の値をとることになる。
【００３４】
図３は、パルス幅制御回路３４の回路図である。
【００３５】
図３に示すように、パルス幅制御回路３４は、除算器４１と、商レジスタ４２と、剰余レジスタ４３と、補助レジスタ４４と、マルチプレクサ４５と、調整回路４６とを備える。
【００３６】
除算器４１は、カウンタ３３からの出力信号Ｓ３（カウント値）を受け、タイミング信号ＣＬＫ３が活性化したタイミングにおいてこれをスイッチング周波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算する回路であり、得られた商は商レジスタ４２に格納され、剰余は剰余レジスタ４３に格納される。
【００３７】
したがって、上述のように、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚであるとすれば、除算器４１は出力信号Ｓ３（カウント値）を３００で除算することになり、その商は０〜１００の値をとり、剰余は０〜２９９の値をとることになる。
【００３８】
補助レジスタ４４は、商レジスタ４２に格納されている値に「１」を加算した値が格納されるレジスタである。
【００３９】
マルチプレクサ４５は、選択信号ＳＥＬに基づいて、商レジスタ４２に格納されている値及び補助レジスタ４４に格納されている値のいずれか一方を選択する回路であり、選択された値は出力信号Ｓ４としてコンパレータ３６に供給される。本実施態様においては、選択信号ＳＥＬの論理レベルが「０」であれば商レジスタ４２に格納されている値が選択され、選択信号ＳＥＬの論理レベルが「１」であれば補助レジスタ４４に格納されている値が選択される。
【００４０】
調整回路４６は、剰余レジスタ４３に格納された値に基づいて、選択信号ＳＥＬを生成する回路であり、その動作の詳細は次の通りである。
【００４１】
図３に示すように、調整回路４６にはタイミング制御回路３７により生成されるタイミング信号ＣＬＫ２及びＣＬＫ３が供給されており、調整回路４６は、タイミング信号ＣＬＫ３が活性化する度に、剰余レジスタ４３に格納された値を参照し、その値並びにタイミング信号ＣＬＫ２に基づいて、当該制御周期内の各スイッチング周期における選択信号ＳＥＬの論理レベルを決定すす。具体的には、参照された剰余レジスタ４３内の値をｍとすれば、当該制御期間内において、合計ｍスイッチング周期分の期間は選択信号ＳＥＬの論理レベルを「１」とし、その他の期間は選択信号ＳＥＬの論理レベルを「０」とする。
【００４２】
上述のとおり、剰余レジスタ４３には、出力信号Ｓ３（カウント値）をスイッチング周波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算した剰余が格納されるので、かかる剰余が最大値（（ｆｓｗ／ｆｃ）−１）である場合には、当該制御周期内の１スイッチング周期においてのみ選択信号ＳＥＬの論理レベルが「０」となり、その他の期間（（ｆｓｗ／ｆｃ）−２）×Ｔｓｗ）においては選択信号ＳＥＬの論理レベルは常に「１」となる。一方、かかる剰余が「０」である場合には、当該制御周期内の全てのスイッチング周期において選択信号ＳＥＬの論理レベルが「０」となる。
【００４３】
また、選択信号ＳＥＬの論理レベルを「１」とする期間は、当該制御周期内においてできる限り分散させることが好ましい。例えば、剰余レジスタ４３に格納されている値がｆｓｗ／２ｆｃ（上述した例では１５０となる）である場合には、１スイッチング周期ごとに選択信号ＳＥＬの論理レベルを交互に「０」又は「１」とすればよい。同様に、剰余レジスタ４３に格納されている値がｆｓｗ／３ｆｃ（上述した例では１００となる）である場合には、２スイッチング周期おきに選択信号ＳＥＬの論理レベルを「１」とし、他の期間は選択信号ＳＥＬの論理レベルを「０」とすればよい。さらに同様に、剰余レジスタ４３に格納されている値が２ｆｓｗ／３ｆｃ（上述した例では２００となる）である場合には、２スイッチング周期おきに選択信号ＳＥＬの論理レベルを「０」とし、他の期間は選択信号ＳＥＬの論理レベルを「１」とすればよい。
【００４４】
図２に戻って、カウンタ３５は、クロック入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端子（Ｑ）を備えており、クロック入力端子（Ｃ）及びリセット端子（Ｒ）には、タイミング制御回路３７により生成されるタイミング信号ＣＬＫ１及びＣＬＫ２がそれぞれ供給されている。カウンタ３５は、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化する度に、内部レジスタ（図示せず）のインクリメントを行い、そのカウント値を出力信号Ｓ５としてデータ出力端子（Ｑ）より出力する。また、カウンタ３５は、リセット端子（Ｒ）供給されるタイミング信号ＣＬＫ２が活性化すると、カウント値をゼロにリセットする。
【００４５】
したがって、上述のように、ＣＬＫ１及びＣＬＫ２の周波数がそれぞれ４０ＭＨｚ及び４００ＫＨｚであるとすれば、出力信号Ｓ５（カウント値）は０〜１００の値をとることになる。
【００４６】
コンパレータ３６は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）にはカウンタ３５より供給される出力信号Ｓ５（カウント値）が供給され、非反転入力端子（＋）にはパルス幅制御回路３４より供給される出力信号Ｓ４（カウント値）が供給されている。したがって、コンパレータ３６は、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値以上である場合にはその出力であるスイッチング制御信号ＳＷをハイレベル（１）とし、逆に、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値よりも小さい場合にはその出力であるスイッチング制御信号ＳＷをローレベル（０）とする。
【００４７】
図４は、コンパレータ３６による比較の様子を模式的に示すタイミング図である。図４では、コンパレータ３６による比較の様子をアナログ的に示しているが、コンパレータ３６はデジタル信号である出力信号Ｓ４と出力信号Ｓ５を比較するデジタル回路であり、実際にはデジタル的にこれらの比較が行われる。
【００４８】
上述のとおり、カウンタ３５のカウント値である出力信号Ｓ５は、タイミング信号ＣＬＫ１に応答してその値が段階的に増大するとともに、タイミング信号ＣＬＫ２に応答してリセットされることから、出力信号Ｓ５の値の変化をアナログ的に示すと、図４に示すようにのこぎり波形となる。また、パルス幅制御回路３４の出力である出力信号Ｓ４は、商レジスタ４２に格納されている値及び補助レジスタ４４に格納されている値（商＋１）のいずれか一方であり、これが出力信号Ｓ５の値以上となる期間によってスイッチング制御信号ＳＷのパルス幅が定められることから、スイッチング制御信号ＳＷのパルス幅は、商レジスタ４２に格納されている値により定められる幅（第１のパルス幅）及び補助レジスタ４４に格納されている値（商＋１）により定められる幅（第２のパルス幅）のいずれかとなる。
【００４９】
ここで、第１のパルス幅と第２のパルス幅との差は、クロック信号ＣＬＫ１の周波数ｆｓにより規定される最小制御幅であり、クロック周期Ｔｓに一致する。また、第２のパルス幅をもつスイッチング制御信号ＳＷの出現回数は、剰余レジスタ４３に格納された値と一致する。
【００５０】
そして、ドライバ３８は、スイッチング制御信号ＳＷがハイレベルとなっている期間においてスイッチ素子１２をオンさせるとともに、スイッチング制御信号ＳＷがローレベルとなっている期間においてスイッチ素子１３をオンさせる。但し、これらスイッチ素子１２、１３が同時にオンしないよう、所定のデッドタイムが挿入される。
【００５１】
これにより、スイッチング回路部１０は、制御回路部３０による制御のもと、出力電圧Ｖｏが基準電圧Ｖｒｅｆに一致するようにスイッチング動作を行う。この場合、１制御周期におけるスイッチング制御信号ＳＷのパルス幅は固定ではなく、剰余レジスタ４３に格納された値に基づいて最小制御幅の変更が加えられることから、等価的に出力電圧精度が高められる。
【００５２】
具体的には、１制御周期において第２のパルス幅をもつスイッチング制御信号ＳＷが出現する回数は、０〜（ｆｓｗ／ｆｃ）−１であるから、１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’は、次式によって表すことができる。
【００５３】
【数３】
したがって、上述のように、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚであり、入力電圧Ｖｉｎが１２Ｖであるとすれば、１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’は０．０００４Ｖとなり、非常に高い精度を得ることが可能となる。
【００５４】
この場合、１スイッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏはあくまでタイミング信号ＣＬＫ１の周波数に依存し、上記の例では０．１２Ｖとなる。しかしながら、一般的なスイッチング電源装置においては、各制御周期内においてスイッチング制御信号ＳＷのパルス幅は一定に制御されることから、１スイッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏは、そのまま１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’に相当する。一方、スイッチング電源装置の実際の制御においては、主に、１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’によって実際の出力電圧精度が決まることから、本実施態様にかかるスイッチング電源装置においては、非常に高い出力電圧を得ることができる。
【００５５】
以上説明したように、本実施態様では、デジタル制御されるスイッチング電源装置において、１制御周期内においてスイッチング制御信号ＳＷのパルス幅を微調整していることから、クロック周波数を高めることなく、非常に高い出力電圧精度を得ることが可能となる。したがって、ＣＰＵのように動作電圧が低い直流負荷３を駆動するためのスイッチング電源装置として特に好適である。
【００５６】
図５は、本発明の好ましい他の実施態様にかかるスイッチング電源装置の回路図である。
【００５７】
図５に示すように、本実施態様にかかるスイッチング電源装置は、図１に示した制御回路部３０内のコンパレータ３１、ラッチ回路３２及びカウンタ３３が削除されて代わりにＡ／Ｄコンバータ５１及びローパスフィルタ５２が備えられ、さらに、タイミング制御回路３７がタイミング信号ＣＬＫ４を生成している点において、図１に示したスイッチング電源装置と相違している。その他の点については図１に示したスイッチング電源装置と同一であるので、重複する説明は省略する。
【００５８】
Ａ／Ｄコンバータ５１は、出力電源端子２に接続されることにより出力電圧Ｖｏが供給され、タイミング信号ＣＬＫ４が活性化する度に、出力電圧Ｖｏをデジタル値に変換する。ここで、タイミング信号ＣＬＫ４の周波数としては、少なくとも制御周波数ｆｃよりも高い必要があり、制御周波数ｆｃの数十倍から数百倍に設定することが好ましく、スイッチング周波数ｆｓｗよりも高く設定することが特に好ましい。また、ローパスフィルタ５２は、Ａ／Ｄコンバータ５１より供給されるデジタル値を平均化する回路である。図５に示すように、ローパスフィルタ５２により平均化されたデジタル値は、出力信号Ｓ３として用いられ、図１に示したスイッチング電源装置と同様、パルス幅制御回路３４に供給される。
【００５９】
このような構成からなるスイッチング電源装置によれば、タイミング信号ＣＬＫ４の周波数をある程度高く設定することによって、出力電圧Ｖｏのより正確な監視を行うことができる。
【００６０】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、１スイッチング周期ＴｓｗのＮ倍（Ｎは、ｆｓｗ／ｆｃの整数分の１）の周期を副制御周期Ｔｃｓｕｂと定義することにより、１制御周期Ｔｃ内に複数の副制御周期Ｔｃｓｕｂを設け、各副制御周期Ｔｃｓｕｂおいて同じ内容のスイッチング制御信号ＳＷのパルス幅制御を繰り返し行っても構わない。この場合も、出力電圧Ｖｏの監視結果に基づき、１副制御周期Ｔｃｓｕｂ内に含まれるＮ個のスイッチング制御信号ＳＷのそれぞれが第１のパルス幅または第２のパルス幅に制御される。このような方法によれば、上記実施態様にかかるスイッチング電源装置ほど高い出力電圧精度は得られないものの、第２のパルス幅をもつスイッチング制御信号ＳＷの最大出現周期が短くなるので、出力回路部２０を構成する出力リアクトル２１及び出力コンデンサ２２によるフィルタリングが容易になると言う利点を有している。
【００６２】
具体的には、図３に示した調整回路４６によって、剰余レジスタ４３に格納されている値をさらにｆｓｗ／（ｆｃ×Ｎ）で除算し、得られた商並びにタイミング信号ＣＬＫ２に基づき、当該副制御周期内の各スイッチング周期における選択信号ＳＥＬの論理レベルを決定すればよい。具体的には、得られた商をｍ’とすれば、当該副制御期間内において、合計ｍ’スイッチング周期分の期間は選択信号ＳＥＬの論理レベルを「１」とし、その他の期間は選択信号ＳＥＬの論理レベルを「０」とし、このような処理を当該制御期間内の全ての副制御周期において行えばよい。
【００６３】
また、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０としていわゆるバックコンバータを用いているが、本発明はこれに限定されることなく、他のスイッチング回路を用いたスイッチング電源装置に適用することも可能である。
【００６４】
さらに、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０と出力回路部２０とが絶縁されていないが、本発明はこれに限定されることなく、トランスを用いて絶縁したタイプのスイッチング電源装置に適用することも可能である。
【００６５】
また、図１に示したスイッチング電源装置においては、タイミング信号ＣＬＫ直流負荷３に応答してカウンタ３３のカウント値をリセットしているが、これを直ちにリセットすることなく複数の制御周期に関わるカウント値を保存し、その移動平均値を出力信号Ｓ３として用いても構わない。
【００６６】
さらに、上記各実施態様にかかるスイッチング電源装置においては、除算器４１を用いて出力信号Ｓ３を除算しているが、単に、出力信号Ｓ３の上位数ビットを商レジスタ４２に格納し、残りの下位数ビットを剰余レジスタ４３に格納しても構わない。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、クロック周波数を高めることなく、簡単な方法によって高い出力電圧精度を得ることが可能となる。したがって、本発明は、ＣＰＵのように動作電圧が低い負荷を駆動するためのスイッチング電源装置への適用が特に好適である。
【図面の簡単な説明】
【図１】最小制御単位がクロック周波数に依存することを説明するためのスイッチング制御信号ＳＷのタイミング図である。
【図２】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図３】パルス幅制御回路３４の回路図である。
【図４】コンパレータ３６による比較の様子を模式的に示すタイミング図である。
【図５】本発明の好ましい他の実施態様にかかるスイッチング電源装置の回路図である。
【符号の説明】
１ 入力電源端子
２ 出力電源端子
３ 直流負荷
１０ スイッチング回路部
１１ 入力コンデンサ
１２，１３ スイッチ素子
２０ 出力回路部
２１ 出力リアクトル
２２ 出力コンデンサ
３０ 制御回路部
３１，３６ コンパレータ
３２ ラッチ回路
３３，３５ カウンタ
３４ パルス幅制御回路
３７ タイミング制御回路
３８ ドライバ
４１ 除算器
４２ 商レジスタ
４３ 剰余レジスタ
４４ 補助レジスタ
４５ マルチプレクサ
４６ 調整回路
５１ Ａ／Ｄコンバータ
５２ ローパスフィルタ
【発明の属する技術分野】
本発明は、スイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置に関し、さらに詳細には、スイッチング電源装置をデジタル制御する制御回路及びこれを用いたスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換し、出力回路を用いて再びこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
このようなスイッチング電源装置においては、制御回路によって出力電圧が検出され、これに基づいてスイッチング回路によるスイッチング動作が制御される。これにより、スイッチング電源装置が駆動すべき負荷には安定した動作電圧が供給される。
【０００４】
【発明が解決しようとする課題】
近年、スイッチング電源装置に用いる制御回路の一部若しくは全部をデジタル化する試みが数多くなされている。ここで、連続的な値を用いるアナログ制御とは異なり、離散的な値を用いるデジタル制御においては、最小制御単位がクロック信号の周波数（クロック周波数）に依存するため、より高精度な制御を行うためにはクロック周波数を高く設定する必要がある。
【０００５】
しかしながら、クロック周波数の向上には限界がある一方で、消費電力はクロック周波数に比例して増大してしまう。このため、クロック周波数を高めることなく、より高精度な制御が可能なスイッチング電源装置用の制御回路が望まれている。
【０００６】
したがって、本発明の目的は、クロック周波数を高めることなく、より高精度にスイッチング電源装置を制御可能なスイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明のかかる目的は、スイッチング電源装置の出力電圧に基づき、制御信号の周波数ｆｃの１周期内において、それぞれ第１のパルス幅及び前記第１のパルス幅との差が、前記制御信号の１周期に相当する第２のパルス幅のいずれか一方のパルス幅を有する複数のスイッチング制御信号を生成して、前記スイッチング電源装置をデジタル制御するための制御回路であって、前記出力電圧をデジタル化し、前記出力電圧のデジタル値をスイッチング周波数ｆｓｗと前記制御信号の周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算することによって得られた商に基づいて、前記第１のパルス幅を決定し、剰余に基づいて、前記制御信号の周波数ｆｃの１周期内における前記第２のパルス幅を有する前記スイッチング制御信号の数を決定することを特徴とする制御回路によって達成される。
【０００８】
本発明によれば、制御信号の周波数ｆｃの１周期内において第２のパルス幅をもつスイッチング制御信号の出現回数を制御することにより等価的に出力電圧精度を高めているから、クロック周波数を高めることなく、より高精度にスイッチング電源装置を制御することが可能となる。
【００１２】
本発明の好ましい実施態様においては、前記制御周波数の１周期を複数の副制御周期に分割し、前記各副制御周期において同じ内容を有する複数のスイッチング制御信号を生成するように構成されている。
【００１３】
本発明のさらに好ましい実施態様によれば、第２のパルス幅をもつスイッチング制御信号の最大出現周期が短くなるので、スイッチング電源装置の出力電圧に周期の長いリップルが生じにくくなる。
【００１５】
【発明の実施の形態】
本発明の好ましい実施態様について説明する前に、スイッチング電源装置をデジタル制御する場合に最小制御単位がクロック周波数に依存する様子について、参考例を用いて説明する。
【００１６】
図１は、最小制御単位がクロック周波数に依存することを説明するためのスイッチング制御信号ＳＷのタイミング図である。
【００１７】
スイッチング電源装置をデジタル制御する場合、スイッチング電源装置の出力電圧Ｖｏは、制御回路によって生成されるスイッチング制御信号ＳＷのパルス幅によって定められる。ここで、スイッチング制御信号ＳＷの最小分解能Ｔｏｎｍｉｎは、式（１）に示すように、クロック信号（クロック周波数＝ｆｓ）の１周期に一致する。
【００１８】
【数１】
【００１９】
【数２】
【００２０】
図１には示されていないが、スイッチング制御信号ＳＷのパルス幅は、一般に、スイッチング周期Ｔｓｗの数百倍の周期をもつ制御周期Ｔｃごとに現在の出力電圧Ｖｏに応じて見直され、変更される。すなわち、各制御周期内においてスイッチング制御信号ＳＷのパルス幅は一定に制御されるので、上記の例で言えば、出力電圧Ｖｏは、各制御周期ごとに０．１２Ｖ単位で制御されることになる。したがって、ＣＰＵ用のスイッチング電源装置のように出力電圧Ｖｏが例えば１Ｖと非常に低い場合、出力電圧精度（△Ｖｏ／Ｖｏ）は±１２％となり、非常に精度が低くなってしまう。
【００２１】
最小制御幅△Ｖｏを小さくすることによって出力電圧精度（△Ｖｏ／Ｖｏ）を高めるためには、式（３）から明らかなように、Ｑｃｏｕｎｔを大きくすることが有効である。しかしながら、Ｑｃｏｕｎｔを大きくするためには、式（１）及び式（２）から明らかなように、クロック信号の周波数ｆｓを高める必要があり、これには種々の技術的な困難性を伴うばかりでなく、消費電力の増大を招いてしまう。
【００２２】
このように、スイッチング電源装置をデジタル制御すると最小制御幅△Ｖｏがクロック周波数に依存するが、本発明は、実際の最小制御幅△Ｖｏを変更することなく、等価的に出力電圧精度を高めるものであり、以下、その好ましい実施態様について詳細に説明する。
【００２３】
図２は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００２４】
図２に示すように、本実施態様にかかるスイッチング電源装置は、入力電源端子１に供給される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを出力電源端子２に供給する装置であり、スイッチング回路部１０と、出力回路部２０と、制御回路部３０とを備えて構成される。出力電源端子２には、ＣＰＵ等の直流負荷３が接続される。以下に詳述するように、本実施態様にかかるスイッチング電源装置は、出力電圧Ｖｏが低いほど効果的であることから、ＣＰＵのように動作電圧の低い負荷を駆動するためのスイッチング電源装置として好適に用いることができる。
【００２５】
スイッチング回路部１０は、入力コンデンサ１１と、スイッチ素子１２及び１３によって構成される。入力コンデンサ１１は、入力電源端子１とグランドとの間に接続されており、入力電圧Ｖｉｎを安定化させる役割を果たす。また、スイッチ素子１２は、入力コンデンサ１１と出力回路部２０との間に接続されており、スイッチ素子１３は、スイッチ素子１２と出力回路部２０の接続点とグランドとの間に接続されている。これらスイッチ素子１２及び１３は、制御回路部３０による制御のもと所定のデッドタイムを介して交互にオン状態となる。
【００２６】
出力回路部２０は、出力リアクトル２１と出力コンデンサ２２によって構成される。出力リアクトル２１は、スイッチング回路部１０と出力電源端子２との間に接続されており、出力コンデンサ２２は、出力電源端子２とグランドとの間に接続されている。
【００２７】
制御回路部３０は、コンパレータ３１、３６と、ラッチ回路３２と、カウンタ３３、３５と、パルス幅制御回路３４と、タイミング制御回路３７と、ドライバ３８とを備える。特に限定されるものではないが、制御回路部３０を構成する各要素のうち、少なくともラッチ回路３２、カウンタ３３、３５、パルス幅制御回路３４、コンパレータ３６、タイミング制御回路３７については、アナログ信号を取り扱わず、また、大きなドライブ能力を必要としないことから、これらを１つの半導体チップ上に集積することが好ましい。
【００２８】
タイミング制御回路３７は、外部クロック信号ＣＬＫ０を受け、これに基づいてタイミング信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３を生成する回路である。本実施態様においては、タイミング信号ＣＬＫ１の周波数は基本クロック信号ＣＬＫ０の周波数ｆｓに一致し、タイミング信号ＣＬＫ２の周波数はスイッチング周波数ｆｓｗに一致し、タイミング信号ＣＬＫ３の周波数は制御周波数ｆｃに一致する。したがって、本明細書においては、タイミング信号ＣＬＫ１の１周期（１／ｆｓ）をクロック周期（Ｔｓ）と呼ぶことがあり、タイミング信号ＣＬＫ２の１周期（１／ｆｓｗ）をスイッチング周期（Ｔｓｗ）と呼ぶことがあり、タイミング信号ＣＬＫ３の１周期（１／ｆｃ）を制御周期（Ｔｃ）と呼ぶことがある。
【００２９】
タイミング信号ＣＬＫ１は、制御回路部３０内の基本クロックとして用いられる信号であり、スイッチング周波数ｆｓｗよりも十分に高く設定する必要がある。また、スイッチング周期Ｔｓｗ（＝１／ｆｓｗ）とはスイッチング回路部１０に含まれるスイッチ素子１２、１３の動作周期である。また、制御周期Ｔｃ（＝１／ｆｃ）とは、出力電圧Ｖｏに基づいて制御内容を見直し、変更する周期である。特に限定されるものではないが、
ｆｓ＝１００×ｆｓｗ
ｆｓｗ＝３００×ｆｃ
程度に設定することが好ましい。より具体的には、タイミング信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数を、それぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚ程度に設定することが好ましい。この場合、クロック周期Ｔｓ、スイッチング周期Ｔｓｗ及び制御周期Ｔｃは、それぞれ２５ｎｓｅｃ、２．５μｓｅｃ及び７５０μｓｅｃとなる。
【００３０】
コンパレータ３１は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）には出力電圧Ｖｏの目標値である基準電圧Ｖｒｅｆが供給されており、非反転入力端子（＋）は出力電源端子２に接続されることにより出力電圧Ｖｏが供給されている。したがって、コンパレータ３１は、現在の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも高くなるとその出力信号Ｓ１をハイレベル（１）とし、逆に、現在の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも低くなるとその出力をローレベル（０）とする。
【００３１】
ラッチ回路３２は、いわゆるデータラッチ型（Ｄ型）のラッチ回路であり、データ入力端子（Ｄ）、クロック入力端子（Ｃ）及びデータ出力端子（Ｑ）を備えている。データ入力端子（Ｄ）にはコンパレータ３１からの出力信号Ｓ１が供給され、クロック入力端子（Ｃ）にはタイミング制御回路３７により生成されるタイミング信号ＣＬＫ１が供給されている。ラッチ回路３２の動作は、通常のデータラッチ型のラッチ回路と同様であり、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化したタイミングにおいてデータ入力端子（Ｄ）に供給される出力信号Ｓ１の論理レベルをラッチし、データ出力端子（Ｑ）より出力する出力信号Ｓ２を当該論理レベルとする。
【００３２】
カウンタ３３は、カウント端子（ＣＯＵＮＴ）、クロック入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端子（Ｑ）を備えており、カウント端子（ＣＯＵＮＴ）にはラッチ回路３２からの出力信号Ｓ２が供給され、クロック入力端子（Ｃ）及びリセット端子（Ｒ）には、タイミング制御回路３７により生成されるタイミング信号ＣＬＫ１及びＣＬＫ３がそれぞれ供給されている。カウンタ３３は、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化したタイミングにおいてカウント端子（ＣＯＵＮＴ）に供給される出力信号Ｓ２の論理レベルがハイレベルであればカウントアップ、すなわち内部レジスタ（図示せず）のインクリメントを行い、そのカウント値を出力信号Ｓ３としてデータ出力端子（Ｑ）より出力する。また、カウンタ３３は、リセット端子（Ｒ）供給されるタイミング信号ＣＬＫ３が活性化すると、カウント値をゼロにリセットする。
【００３３】
したがって、上述のように、ＣＬＫ１及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ及び１．３３ＫＨｚであるとすれば、出力信号Ｓ３（カウント値）は０〜３００００の値をとることになる。
【００３４】
図３は、パルス幅制御回路３４の回路図である。
【００３５】
図３に示すように、パルス幅制御回路３４は、除算器４１と、商レジスタ４２と、剰余レジスタ４３と、補助レジスタ４４と、マルチプレクサ４５と、調整回路４６とを備える。
【００３６】
除算器４１は、カウンタ３３からの出力信号Ｓ３（カウント値）を受け、タイミング信号ＣＬＫ３が活性化したタイミングにおいてこれをスイッチング周波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算する回路であり、得られた商は商レジスタ４２に格納され、剰余は剰余レジスタ４３に格納される。
【００３７】
したがって、上述のように、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚであるとすれば、除算器４１は出力信号Ｓ３（カウント値）を３００で除算することになり、その商は０〜１００の値をとり、剰余は０〜２９９の値をとることになる。
【００３８】
補助レジスタ４４は、商レジスタ４２に格納されている値に「１」を加算した値が格納されるレジスタである。
【００３９】
マルチプレクサ４５は、選択信号ＳＥＬに基づいて、商レジスタ４２に格納されている値及び補助レジスタ４４に格納されている値のいずれか一方を選択する回路であり、選択された値は出力信号Ｓ４としてコンパレータ３６に供給される。本実施態様においては、選択信号ＳＥＬの論理レベルが「０」であれば商レジスタ４２に格納されている値が選択され、選択信号ＳＥＬの論理レベルが「１」であれば補助レジスタ４４に格納されている値が選択される。
【００４０】
調整回路４６は、剰余レジスタ４３に格納された値に基づいて、選択信号ＳＥＬを生成する回路であり、その動作の詳細は次の通りである。
【００４１】
図３に示すように、調整回路４６にはタイミング制御回路３７により生成されるタイミング信号ＣＬＫ２及びＣＬＫ３が供給されており、調整回路４６は、タイミング信号ＣＬＫ３が活性化する度に、剰余レジスタ４３に格納された値を参照し、その値並びにタイミング信号ＣＬＫ２に基づいて、当該制御周期内の各スイッチング周期における選択信号ＳＥＬの論理レベルを決定すす。具体的には、参照された剰余レジスタ４３内の値をｍとすれば、当該制御期間内において、合計ｍスイッチング周期分の期間は選択信号ＳＥＬの論理レベルを「１」とし、その他の期間は選択信号ＳＥＬの論理レベルを「０」とする。
【００４２】
上述のとおり、剰余レジスタ４３には、出力信号Ｓ３（カウント値）をスイッチング周波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算した剰余が格納されるので、かかる剰余が最大値（（ｆｓｗ／ｆｃ）−１）である場合には、当該制御周期内の１スイッチング周期においてのみ選択信号ＳＥＬの論理レベルが「０」となり、その他の期間（（ｆｓｗ／ｆｃ）−２）×Ｔｓｗ）においては選択信号ＳＥＬの論理レベルは常に「１」となる。一方、かかる剰余が「０」である場合には、当該制御周期内の全てのスイッチング周期において選択信号ＳＥＬの論理レベルが「０」となる。
【００４３】
また、選択信号ＳＥＬの論理レベルを「１」とする期間は、当該制御周期内においてできる限り分散させることが好ましい。例えば、剰余レジスタ４３に格納されている値がｆｓｗ／２ｆｃ（上述した例では１５０となる）である場合には、１スイッチング周期ごとに選択信号ＳＥＬの論理レベルを交互に「０」又は「１」とすればよい。同様に、剰余レジスタ４３に格納されている値がｆｓｗ／３ｆｃ（上述した例では１００となる）である場合には、２スイッチング周期おきに選択信号ＳＥＬの論理レベルを「１」とし、他の期間は選択信号ＳＥＬの論理レベルを「０」とすればよい。さらに同様に、剰余レジスタ４３に格納されている値が２ｆｓｗ／３ｆｃ（上述した例では２００となる）である場合には、２スイッチング周期おきに選択信号ＳＥＬの論理レベルを「０」とし、他の期間は選択信号ＳＥＬの論理レベルを「１」とすればよい。
【００４４】
図２に戻って、カウンタ３５は、クロック入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端子（Ｑ）を備えており、クロック入力端子（Ｃ）及びリセット端子（Ｒ）には、タイミング制御回路３７により生成されるタイミング信号ＣＬＫ１及びＣＬＫ２がそれぞれ供給されている。カウンタ３５は、クロック入力端子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化する度に、内部レジスタ（図示せず）のインクリメントを行い、そのカウント値を出力信号Ｓ５としてデータ出力端子（Ｑ）より出力する。また、カウンタ３５は、リセット端子（Ｒ）供給されるタイミング信号ＣＬＫ２が活性化すると、カウント値をゼロにリセットする。
【００４５】
したがって、上述のように、ＣＬＫ１及びＣＬＫ２の周波数がそれぞれ４０ＭＨｚ及び４００ＫＨｚであるとすれば、出力信号Ｓ５（カウント値）は０〜１００の値をとることになる。
【００４６】
コンパレータ３６は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）にはカウンタ３５より供給される出力信号Ｓ５（カウント値）が供給され、非反転入力端子（＋）にはパルス幅制御回路３４より供給される出力信号Ｓ４（カウント値）が供給されている。したがって、コンパレータ３６は、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値以上である場合にはその出力であるスイッチング制御信号ＳＷをハイレベル（１）とし、逆に、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値よりも小さい場合にはその出力であるスイッチング制御信号ＳＷをローレベル（０）とする。
【００４７】
図４は、コンパレータ３６による比較の様子を模式的に示すタイミング図である。図４では、コンパレータ３６による比較の様子をアナログ的に示しているが、コンパレータ３６はデジタル信号である出力信号Ｓ４と出力信号Ｓ５を比較するデジタル回路であり、実際にはデジタル的にこれらの比較が行われる。
【００４８】
上述のとおり、カウンタ３５のカウント値である出力信号Ｓ５は、タイミング信号ＣＬＫ１に応答してその値が段階的に増大するとともに、タイミング信号ＣＬＫ２に応答してリセットされることから、出力信号Ｓ５の値の変化をアナログ的に示すと、図４に示すようにのこぎり波形となる。また、パルス幅制御回路３４の出力である出力信号Ｓ４は、商レジスタ４２に格納されている値及び補助レジスタ４４に格納されている値（商＋１）のいずれか一方であり、これが出力信号Ｓ５の値以上となる期間によってスイッチング制御信号ＳＷのパルス幅が定められることから、スイッチング制御信号ＳＷのパルス幅は、商レジスタ４２に格納されている値により定められる幅（第１のパルス幅）及び補助レジスタ４４に格納されている値（商＋１）により定められる幅（第２のパルス幅）のいずれかとなる。
【００４９】
ここで、第１のパルス幅と第２のパルス幅との差は、クロック信号ＣＬＫ１の周波数ｆｓにより規定される最小制御幅であり、クロック周期Ｔｓに一致する。また、第２のパルス幅をもつスイッチング制御信号ＳＷの出現回数は、剰余レジスタ４３に格納された値と一致する。
【００５０】
そして、ドライバ３８は、スイッチング制御信号ＳＷがハイレベルとなっている期間においてスイッチ素子１２をオンさせるとともに、スイッチング制御信号ＳＷがローレベルとなっている期間においてスイッチ素子１３をオンさせる。但し、これらスイッチ素子１２、１３が同時にオンしないよう、所定のデッドタイムが挿入される。
【００５１】
これにより、スイッチング回路部１０は、制御回路部３０による制御のもと、出力電圧Ｖｏが基準電圧Ｖｒｅｆに一致するようにスイッチング動作を行う。この場合、１制御周期におけるスイッチング制御信号ＳＷのパルス幅は固定ではなく、剰余レジスタ４３に格納された値に基づいて最小制御幅の変更が加えられることから、等価的に出力電圧精度が高められる。
【００５２】
具体的には、１制御周期において第２のパルス幅をもつスイッチング制御信号ＳＷが出現する回数は、０〜（ｆｓｗ／ｆｃ）−１であるから、１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’は、次式によって表すことができる。
【００５３】
【数３】
【００５４】
この場合、１スイッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏはあくまでタイミング信号ＣＬＫ１の周波数に依存し、上記の例では０．１２Ｖとなる。しかしながら、一般的なスイッチング電源装置においては、各制御周期内においてスイッチング制御信号ＳＷのパルス幅は一定に制御されることから、１スイッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏは、そのまま１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’に相当する。一方、スイッチング電源装置の実際の制御においては、主に、１制御周期における出力電圧Ｖｏの最小制御幅△Ｖｏ’によって実際の出力電圧精度が決まることから、本実施態様にかかるスイッチング電源装置においては、非常に高い出力電圧を得ることができる。
【００５５】
以上説明したように、本実施態様では、デジタル制御されるスイッチング電源装置において、１制御周期内においてスイッチング制御信号ＳＷのパルス幅を微調整していることから、クロック周波数を高めることなく、非常に高い出力電圧精度を得ることが可能となる。したがって、ＣＰＵのように動作電圧が低い直流負荷３を駆動するためのスイッチング電源装置として特に好適である。
【００５６】
図５は、本発明の好ましい他の実施態様にかかるスイッチング電源装置の回路図である。
【００５７】
図５に示すように、本実施態様にかかるスイッチング電源装置は、図１に示した制御回路部３０内のコンパレータ３１、ラッチ回路３２及びカウンタ３３が削除されて代わりにＡ／Ｄコンバータ５１及びローパスフィルタ５２が備えられ、さらに、タイミング制御回路３７がタイミング信号ＣＬＫ４を生成している点において、図１に示したスイッチング電源装置と相違している。その他の点については図１に示したスイッチング電源装置と同一であるので、重複する説明は省略する。
【００５８】
Ａ／Ｄコンバータ５１は、出力電源端子２に接続されることにより出力電圧Ｖｏが供給され、タイミング信号ＣＬＫ４が活性化する度に、出力電圧Ｖｏをデジタル値に変換する。ここで、タイミング信号ＣＬＫ４の周波数としては、少なくとも制御周波数ｆｃよりも高い必要があり、制御周波数ｆｃの数十倍から数百倍に設定することが好ましく、スイッチング周波数ｆｓｗよりも高く設定することが特に好ましい。また、ローパスフィルタ５２は、Ａ／Ｄコンバータ５１より供給されるデジタル値を平均化する回路である。図５に示すように、ローパスフィルタ５２により平均化されたデジタル値は、出力信号Ｓ３として用いられ、図１に示したスイッチング電源装置と同様、パルス幅制御回路３４に供給される。
【００５９】
このような構成からなるスイッチング電源装置によれば、タイミング信号ＣＬＫ４の周波数をある程度高く設定することによって、出力電圧Ｖｏのより正確な監視を行うことができる。
【００６０】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、１スイッチング周期ＴｓｗのＮ倍（Ｎは、ｆｓｗ／ｆｃの整数分の１）の周期を副制御周期Ｔｃｓｕｂと定義することにより、１制御周期Ｔｃ内に複数の副制御周期Ｔｃｓｕｂを設け、各副制御周期Ｔｃｓｕｂおいて同じ内容のスイッチング制御信号ＳＷのパルス幅制御を繰り返し行っても構わない。この場合も、出力電圧Ｖｏの監視結果に基づき、１副制御周期Ｔｃｓｕｂ内に含まれるＮ個のスイッチング制御信号ＳＷのそれぞれが第１のパルス幅または第２のパルス幅に制御される。このような方法によれば、上記実施態様にかかるスイッチング電源装置ほど高い出力電圧精度は得られないものの、第２のパルス幅をもつスイッチング制御信号ＳＷの最大出現周期が短くなるので、出力回路部２０を構成する出力リアクトル２１及び出力コンデンサ２２によるフィルタリングが容易になると言う利点を有している。
【００６２】
具体的には、図３に示した調整回路４６によって、剰余レジスタ４３に格納されている値をさらにｆｓｗ／（ｆｃ×Ｎ）で除算し、得られた商並びにタイミング信号ＣＬＫ２に基づき、当該副制御周期内の各スイッチング周期における選択信号ＳＥＬの論理レベルを決定すればよい。具体的には、得られた商をｍ’とすれば、当該副制御期間内において、合計ｍ’スイッチング周期分の期間は選択信号ＳＥＬの論理レベルを「１」とし、その他の期間は選択信号ＳＥＬの論理レベルを「０」とし、このような処理を当該制御期間内の全ての副制御周期において行えばよい。
【００６３】
また、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０としていわゆるバックコンバータを用いているが、本発明はこれに限定されることなく、他のスイッチング回路を用いたスイッチング電源装置に適用することも可能である。
【００６４】
さらに、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０と出力回路部２０とが絶縁されていないが、本発明はこれに限定されることなく、トランスを用いて絶縁したタイプのスイッチング電源装置に適用することも可能である。
【００６５】
また、図１に示したスイッチング電源装置においては、タイミング信号ＣＬＫ直流負荷３に応答してカウンタ３３のカウント値をリセットしているが、これを直ちにリセットすることなく複数の制御周期に関わるカウント値を保存し、その移動平均値を出力信号Ｓ３として用いても構わない。
【００６６】
さらに、上記各実施態様にかかるスイッチング電源装置においては、除算器４１を用いて出力信号Ｓ３を除算しているが、単に、出力信号Ｓ３の上位数ビットを商レジスタ４２に格納し、残りの下位数ビットを剰余レジスタ４３に格納しても構わない。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、クロック周波数を高めることなく、簡単な方法によって高い出力電圧精度を得ることが可能となる。したがって、本発明は、ＣＰＵのように動作電圧が低い負荷を駆動するためのスイッチング電源装置への適用が特に好適である。
【図面の簡単な説明】
【図１】最小制御単位がクロック周波数に依存することを説明するためのスイッチング制御信号ＳＷのタイミング図である。
【図２】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図３】パルス幅制御回路３４の回路図である。
【図４】コンパレータ３６による比較の様子を模式的に示すタイミング図である。
【図５】本発明の好ましい他の実施態様にかかるスイッチング電源装置の回路図である。
【符号の説明】
１ 入力電源端子
２ 出力電源端子
３ 直流負荷
１０ スイッチング回路部
１１ 入力コンデンサ
１２，１３ スイッチ素子
２０ 出力回路部
２１ 出力リアクトル
２２ 出力コンデンサ
３０ 制御回路部
３１，３６ コンパレータ
３２ ラッチ回路
３３，３５ カウンタ
３４ パルス幅制御回路
３７ タイミング制御回路
３８ ドライバ
４１ 除算器
４２ 商レジスタ
４３ 剰余レジスタ
４４ 補助レジスタ
４５ マルチプレクサ
４６ 調整回路
５１ Ａ／Ｄコンバータ
５２ ローパスフィルタ
Claims (2)
- スイッチング電源装置の出力電圧に基づき、制御信号の周波数ｆｃの１周期内において、それぞれ第１のパルス幅及び前記第１のパルス幅との差が、前記制御信号の１周期に相当する第２のパルス幅のいずれか一方のパルス幅を有する複数のスイッチング制御信号を生成して、前記スイッチング電源装置をデジタル制御するための制御回路であって、前記出力電圧をデジタル化し、前記出力電圧のデジタル値をスイッチング周波数ｆｓｗと前記制御信号の周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算することによって得られた商に基づいて、前記第１のパルス幅を決定し、剰余に基づいて、前記制御信号の周波数ｆｃの１周期内における前記第２のパルス幅を有する前記スイッチング制御信号の数を決定することを特徴とする制御回路。
- 前記制御信号の周波数ｆｃの１周期を複数の副制御周期に分割し、前記各副制御周期において同じ内容を有する複数のスイッチング制御信号を生成することを特徴とする請求項１に記載の制御回路。
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