JP2003199330A - スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置 - Google Patents
スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置Info
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- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- H02M3/157—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators with digital control
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Abstract
(57)【要約】
【課題】 クロック周波数を高めることなく、より高精
度にスイッチング電源装置を制御可能なスイッチング電
源装置用の制御回路を提供する。 【解決手段】 スイッチング電源装置の出力電圧Ｖｏに
基づき、１制御周期Ｔｃ内において、それぞれ第１のパ
ルス幅及び第１のパルス幅とは異なる第２のパルス幅の
いずれか一方のパルス幅を有する複数のスイッチング制
御信号ＳＷを生成する。１制御周期内Ｔｃにおいて第２
のパルス幅をもつスイッチング制御信号の出現回数を制
御することにより等価的に出力電圧精度が高められるこ
とから、クロック周波数ｆｓを高めることなく、より高
精度にスイッチング電源装置を制御することが可能とな
る。
度にスイッチング電源装置を制御可能なスイッチング電
源装置用の制御回路を提供する。 【解決手段】 スイッチング電源装置の出力電圧Ｖｏに
基づき、１制御周期Ｔｃ内において、それぞれ第１のパ
ルス幅及び第１のパルス幅とは異なる第２のパルス幅の
いずれか一方のパルス幅を有する複数のスイッチング制
御信号ＳＷを生成する。１制御周期内Ｔｃにおいて第２
のパルス幅をもつスイッチング制御信号の出現回数を制
御することにより等価的に出力電圧精度が高められるこ
とから、クロック周波数ｆｓを高めることなく、より高
精度にスイッチング電源装置を制御することが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
装置用の制御回路及びこれを用いたスイッチング電源装
置に関し、さらに詳細には、スイッチング電源装置をデ
ジタル制御する制御回路及びこれを用いたスイッチング
電源装置に関する。
装置用の制御回路及びこれを用いたスイッチング電源装
置に関し、さらに詳細には、スイッチング電源装置をデ
ジタル制御する制御回路及びこれを用いたスイッチング
電源装置に関する。
【０００２】
【従来の技術】従来より、スイッチング電源装置とし
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換し、出力回路を用いて再
びこれを直流に変換する装置であり、これによって入力
電圧とは異なる電圧を持った直流出力を得ることができ
る。
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換し、出力回路を用いて再
びこれを直流に変換する装置であり、これによって入力
電圧とは異なる電圧を持った直流出力を得ることができ
る。
【０００３】このようなスイッチング電源装置において
は、制御回路によって出力電圧が検出され、これに基づ
いてスイッチング回路によるスイッチング動作が制御さ
れる。これにより、スイッチング電源装置が駆動すべき
負荷には安定した動作電圧が供給される。
は、制御回路によって出力電圧が検出され、これに基づ
いてスイッチング回路によるスイッチング動作が制御さ
れる。これにより、スイッチング電源装置が駆動すべき
負荷には安定した動作電圧が供給される。
【０００４】
【発明が解決しようとする課題】近年、スイッチング電
源装置に用いる制御回路の一部若しくは全部をデジタル
化する試みが数多くなされている。ここで、連続的な値
を用いるアナログ制御とは異なり、離散的な値を用いる
デジタル制御においては、最小制御単位がクロック信号
の周波数（クロック周波数）に依存するため、より高精
度な制御を行うためにはクロック周波数を高く設定する
必要がある。
源装置に用いる制御回路の一部若しくは全部をデジタル
化する試みが数多くなされている。ここで、連続的な値
を用いるアナログ制御とは異なり、離散的な値を用いる
デジタル制御においては、最小制御単位がクロック信号
の周波数（クロック周波数）に依存するため、より高精
度な制御を行うためにはクロック周波数を高く設定する
必要がある。
【０００５】しかしながら、クロック周波数の向上には
限界がある一方で、消費電力はクロック周波数に比例し
て増大してしまう。このため、クロック周波数を高める
ことなく、より高精度な制御が可能なスイッチング電源
装置用の制御回路が望まれている。
限界がある一方で、消費電力はクロック周波数に比例し
て増大してしまう。このため、クロック周波数を高める
ことなく、より高精度な制御が可能なスイッチング電源
装置用の制御回路が望まれている。
【０００６】したがって、本発明の目的は、クロック周
波数を高めることなく、より高精度にスイッチング電源
装置を制御可能なスイッチング電源装置用の制御回路及
びこれを用いたスイッチング電源装置を提供することで
ある。
波数を高めることなく、より高精度にスイッチング電源
装置を制御可能なスイッチング電源装置用の制御回路及
びこれを用いたスイッチング電源装置を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明のかかる目的は、
スイッチング電源装置をデジタル制御するための制御回
路であって、前記スイッチング電源装置の出力電圧に基
づき、１制御周期内において、それぞれ第１のパルス幅
及び前記第１のパルス幅とは異なる第２のパルス幅のい
ずれか一方のパルス幅を有する複数のスイッチング制御
信号を生成することを特徴とする制御回路によって達成
される。
スイッチング電源装置をデジタル制御するための制御回
路であって、前記スイッチング電源装置の出力電圧に基
づき、１制御周期内において、それぞれ第１のパルス幅
及び前記第１のパルス幅とは異なる第２のパルス幅のい
ずれか一方のパルス幅を有する複数のスイッチング制御
信号を生成することを特徴とする制御回路によって達成
される。
【０００８】本発明によれば、１制御周期内において第
２のパルス幅をもつスイッチング制御信号の出現回数を
制御することにより等価的に出力電圧精度を高めている
ことから、クロック周波数を高めることなく、より高精
度にスイッチング電源装置を制御することが可能とな
る。
２のパルス幅をもつスイッチング制御信号の出現回数を
制御することにより等価的に出力電圧精度を高めている
ことから、クロック周波数を高めることなく、より高精
度にスイッチング電源装置を制御することが可能とな
る。
【０００９】本発明の好ましい実施態様においては、前
記第１のパルス幅と前記第２のパルス幅との差が、クロ
ック信号の１周期に相当する。
記第１のパルス幅と前記第２のパルス幅との差が、クロ
ック信号の１周期に相当する。
【００１０】本発明のさらに好ましい実施態様において
は、前記出力電圧を第１の精度で検出した結果に基づい
て前記第１のパルス幅を決定し、前記出力電圧を前記第
１の精度よりも細かい第２の精度で検出した結果に基づ
いて前記第２のパルス幅を有するスイッチング制御信号
の数を決定する。
は、前記出力電圧を第１の精度で検出した結果に基づい
て前記第１のパルス幅を決定し、前記出力電圧を前記第
１の精度よりも細かい第２の精度で検出した結果に基づ
いて前記第２のパルス幅を有するスイッチング制御信号
の数を決定する。
【００１１】本発明のさらに好ましい実施態様において
は、前記出力電圧をデジタル化し、これを除算すること
により得られた商に基づいて前記第１のパルス幅を決定
し、剰余に基づいて前記第２のパルス幅を有するスイッ
チング制御信号の数を決定する。
は、前記出力電圧をデジタル化し、これを除算すること
により得られた商に基づいて前記第１のパルス幅を決定
し、剰余に基づいて前記第２のパルス幅を有するスイッ
チング制御信号の数を決定する。
【００１２】本発明のさらに好ましい実施態様において
は、１制御周期を複数の副制御周期に分割し、前記各副
制御周期において同じ内容を有する複数のスイッチング
制御信号を生成する。
は、１制御周期を複数の副制御周期に分割し、前記各副
制御周期において同じ内容を有する複数のスイッチング
制御信号を生成する。
【００１３】本発明のさらに好ましい実施態様によれ
ば、第２のパルス幅をもつスイッチング制御信号の最大
出現周期が短くなるので、スイッチング電源装置の出力
電圧に周期の長いリップルが生じにくくなる。
ば、第２のパルス幅をもつスイッチング制御信号の最大
出現周期が短くなるので、スイッチング電源装置の出力
電圧に周期の長いリップルが生じにくくなる。
【００１４】本発明の前記目的はまた、スイッチング制
御信号に基づいてスイッチング動作を行うスイッチング
回路部と、前記スイッチング回路部からの出力電力を受
ける出力回路部と、前記出力回路部からの出力電圧に基
づき、１制御周期内において、それぞれ第１のパルス幅
及び前記第１のパルス幅とは異なる第２のパルス幅のい
ずれか一方のパルス幅を有する複数のスイッチング制御
信号を生成する制御回路部とを備えるスイッチング電源
装置によって達成される。
御信号に基づいてスイッチング動作を行うスイッチング
回路部と、前記スイッチング回路部からの出力電力を受
ける出力回路部と、前記出力回路部からの出力電圧に基
づき、１制御周期内において、それぞれ第１のパルス幅
及び前記第１のパルス幅とは異なる第２のパルス幅のい
ずれか一方のパルス幅を有する複数のスイッチング制御
信号を生成する制御回路部とを備えるスイッチング電源
装置によって達成される。
【００１５】
【発明の実施の形態】本発明の好ましい実施態様につい
て説明する前に、スイッチング電源装置をデジタル制御
する場合に最小制御単位がクロック周波数に依存する様
子について、参考例を用いて説明する。
て説明する前に、スイッチング電源装置をデジタル制御
する場合に最小制御単位がクロック周波数に依存する様
子について、参考例を用いて説明する。
【００１６】図１は、最小制御単位がクロック周波数に
依存することを説明するためのスイッチング制御信号Ｓ
Ｗのタイミング図である。
依存することを説明するためのスイッチング制御信号Ｓ
Ｗのタイミング図である。
【００１７】スイッチング電源装置をデジタル制御する
場合、スイッチング電源装置の出力電圧Ｖｏは、制御回
路によって生成されるスイッチング制御信号ＳＷのパル
ス幅によって定められる。ここで、スイッチング制御信
号ＳＷの最小分解能Ｔｏｎｍｉｎは、式（１）に示すよ
うに、クロック信号（クロック周波数＝ｆｓ）の１周期
に一致する。
場合、スイッチング電源装置の出力電圧Ｖｏは、制御回
路によって生成されるスイッチング制御信号ＳＷのパル
ス幅によって定められる。ここで、スイッチング制御信
号ＳＷの最小分解能Ｔｏｎｍｉｎは、式（１）に示すよ
うに、クロック信号（クロック周波数＝ｆｓ）の１周期
に一致する。
【００１８】
【数１】
したがって、１スイッチング周期Ｔｓｗにおいてスイッ
チング制御信号ＳＷが取りうるパルス幅の種類（Ｑｃｏ
ｕｎｔ）は式（２）に示すように制限され、これによ
り、出力電圧Ｖｏの最小制御幅△Ｖｏは、式（３）に示
すように制限される。
チング制御信号ＳＷが取りうるパルス幅の種類（Ｑｃｏ
ｕｎｔ）は式（２）に示すように制限され、これによ
り、出力電圧Ｖｏの最小制御幅△Ｖｏは、式（３）に示
すように制限される。
【００１９】
【数２】
具体的な数値を挙げて説明すると、例えば、クロック信
号の周波数ｆｓが４０ＭＨｚであり、スイッチング周期
Ｔｓｗが２．５μｓｅｃ（スイッチング周波数ｆｓｗ＝
４００ＫＨｚ）であり、入力電圧Ｖｉｎが１２Ｖである
とすれば、出力電圧Ｖｏの最小制御幅△Ｖｏは、０．１
２Ｖとなる。
号の周波数ｆｓが４０ＭＨｚであり、スイッチング周期
Ｔｓｗが２．５μｓｅｃ（スイッチング周波数ｆｓｗ＝
４００ＫＨｚ）であり、入力電圧Ｖｉｎが１２Ｖである
とすれば、出力電圧Ｖｏの最小制御幅△Ｖｏは、０．１
２Ｖとなる。
【００２０】図１には示されていないが、スイッチング
制御信号ＳＷのパルス幅は、一般に、スイッチング周期
Ｔｓｗの数百倍の周期をもつ制御周期Ｔｃごとに現在の
出力電圧Ｖｏに応じて見直され、変更される。すなわ
ち、各制御周期内においてスイッチング制御信号ＳＷの
パルス幅は一定に制御されるので、上記の例で言えば、
出力電圧Ｖｏは、各制御周期ごとに０．１２Ｖ単位で制
御されることになる。したがって、ＣＰＵ用のスイッチ
ング電源装置のように出力電圧Ｖｏが例えば１Ｖと非常
に低い場合、出力電圧精度（△Ｖｏ／Ｖｏ）は±１２％
となり、非常に精度が低くなってしまう。
制御信号ＳＷのパルス幅は、一般に、スイッチング周期
Ｔｓｗの数百倍の周期をもつ制御周期Ｔｃごとに現在の
出力電圧Ｖｏに応じて見直され、変更される。すなわ
ち、各制御周期内においてスイッチング制御信号ＳＷの
パルス幅は一定に制御されるので、上記の例で言えば、
出力電圧Ｖｏは、各制御周期ごとに０．１２Ｖ単位で制
御されることになる。したがって、ＣＰＵ用のスイッチ
ング電源装置のように出力電圧Ｖｏが例えば１Ｖと非常
に低い場合、出力電圧精度（△Ｖｏ／Ｖｏ）は±１２％
となり、非常に精度が低くなってしまう。
【００２１】最小制御幅△Ｖｏを小さくすることによっ
て出力電圧精度（△Ｖｏ／Ｖｏ）を高めるためには、式
（３）から明らかなように、Ｑｃｏｕｎｔを大きくする
ことが有効である。しかしながら、Ｑｃｏｕｎｔを大き
くするためには、式（１）及び式（２）から明らかなよ
うに、クロック信号の周波数ｆｓを高める必要があり、
これには種々の技術的な困難性を伴うばかりでなく、消
費電力の増大を招いてしまう。
て出力電圧精度（△Ｖｏ／Ｖｏ）を高めるためには、式
（３）から明らかなように、Ｑｃｏｕｎｔを大きくする
ことが有効である。しかしながら、Ｑｃｏｕｎｔを大き
くするためには、式（１）及び式（２）から明らかなよ
うに、クロック信号の周波数ｆｓを高める必要があり、
これには種々の技術的な困難性を伴うばかりでなく、消
費電力の増大を招いてしまう。
【００２２】このように、スイッチング電源装置をデジ
タル制御すると最小制御幅△Ｖｏがクロック周波数に依
存するが、本発明は、実際の最小制御幅△Ｖｏを変更す
ることなく、等価的に出力電圧精度を高めるものであ
り、以下、その好ましい実施態様について詳細に説明す
る。
タル制御すると最小制御幅△Ｖｏがクロック周波数に依
存するが、本発明は、実際の最小制御幅△Ｖｏを変更す
ることなく、等価的に出力電圧精度を高めるものであ
り、以下、その好ましい実施態様について詳細に説明す
る。
【００２３】図２は、本発明の好ましい実施態様にかか
るスイッチング電源装置の回路図である。
るスイッチング電源装置の回路図である。
【００２４】図２に示すように、本実施態様にかかるス
イッチング電源装置は、入力電源端子１に供給される入
力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを
出力電源端子２に供給する装置であり、スイッチング回
路部１０と、出力回路部２０と、制御回路部３０とを備
えて構成される。出力電源端子２には、ＣＰＵ等の直流
負荷３が接続される。以下に詳述するように、本実施態
様にかかるスイッチング電源装置は、出力電圧Ｖｏが低
いほど効果的であることから、ＣＰＵのように動作電圧
の低い負荷を駆動するためのスイッチング電源装置とし
て好適に用いることができる。
イッチング電源装置は、入力電源端子１に供給される入
力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを
出力電源端子２に供給する装置であり、スイッチング回
路部１０と、出力回路部２０と、制御回路部３０とを備
えて構成される。出力電源端子２には、ＣＰＵ等の直流
負荷３が接続される。以下に詳述するように、本実施態
様にかかるスイッチング電源装置は、出力電圧Ｖｏが低
いほど効果的であることから、ＣＰＵのように動作電圧
の低い負荷を駆動するためのスイッチング電源装置とし
て好適に用いることができる。
【００２５】スイッチング回路部１０は、入力コンデン
サ１１と、スイッチ素子１２及び１３によって構成され
る。入力コンデンサ１１は、入力電源端子１とグランド
との間に接続されており、入力電圧Ｖｉｎを安定化させ
る役割を果たす。また、スイッチ素子１２は、入力コン
デンサ１１と出力回路部２０との間に接続されており、
スイッチ素子１３は、スイッチ素子１２と出力回路部２
０の接続点とグランドとの間に接続されている。これら
スイッチ素子１２及び１３は、制御回路部３０による制
御のもと所定のデッドタイムを介して交互にオン状態と
なる。
サ１１と、スイッチ素子１２及び１３によって構成され
る。入力コンデンサ１１は、入力電源端子１とグランド
との間に接続されており、入力電圧Ｖｉｎを安定化させ
る役割を果たす。また、スイッチ素子１２は、入力コン
デンサ１１と出力回路部２０との間に接続されており、
スイッチ素子１３は、スイッチ素子１２と出力回路部２
０の接続点とグランドとの間に接続されている。これら
スイッチ素子１２及び１３は、制御回路部３０による制
御のもと所定のデッドタイムを介して交互にオン状態と
なる。
【００２６】出力回路部２０は、出力リアクトル２１と
出力コンデンサ２２によって構成される。出力リアクト
ル２１は、スイッチング回路部１０と出力電源端子２と
の間に接続されており、出力コンデンサ２２は、出力電
源端子２とグランドとの間に接続されている。
出力コンデンサ２２によって構成される。出力リアクト
ル２１は、スイッチング回路部１０と出力電源端子２と
の間に接続されており、出力コンデンサ２２は、出力電
源端子２とグランドとの間に接続されている。
【００２７】制御回路部３０は、コンパレータ３１、３
６と、ラッチ回路３２と、カウンタ３３、３５と、パル
ス幅制御回路３４と、タイミング制御回路３７と、ドラ
イバ３８とを備える。特に限定されるものではないが、
制御回路部３０を構成する各要素のうち、少なくともラ
ッチ回路３２、カウンタ３３、３５、パルス幅制御回路
３４、コンパレータ３６、タイミング制御回路３７につ
いては、アナログ信号を取り扱わず、また、大きなドラ
イブ能力を必要としないことから、これらを１つの半導
体チップ上に集積することが好ましい。
６と、ラッチ回路３２と、カウンタ３３、３５と、パル
ス幅制御回路３４と、タイミング制御回路３７と、ドラ
イバ３８とを備える。特に限定されるものではないが、
制御回路部３０を構成する各要素のうち、少なくともラ
ッチ回路３２、カウンタ３３、３５、パルス幅制御回路
３４、コンパレータ３６、タイミング制御回路３７につ
いては、アナログ信号を取り扱わず、また、大きなドラ
イブ能力を必要としないことから、これらを１つの半導
体チップ上に集積することが好ましい。
【００２８】タイミング制御回路３７は、外部クロック
信号ＣＬＫ０を受け、これに基づいてタイミング信号Ｃ
ＬＫ１、ＣＬＫ２及びＣＬＫ３を生成する回路である。
本実施態様においては、タイミング信号ＣＬＫ１の周波
数は基本クロック信号ＣＬＫ０の周波数ｆｓに一致し、
タイミング信号ＣＬＫ２の周波数はスイッチング周波数
ｆｓｗに一致し、タイミング信号ＣＬＫ３の周波数は制
御周波数ｆｃに一致する。したがって、本明細書におい
ては、タイミング信号ＣＬＫ１の１周期（１／ｆｓ）を
クロック周期（Ｔｓ）と呼ぶことがあり、タイミング信
号ＣＬＫ２の１周期（１／ｆｓｗ）をスイッチング周期
（Ｔｓｗ）と呼ぶことがあり、タイミング信号ＣＬＫ３
の１周期（１／ｆｃ）を制御周期（Ｔｃ）と呼ぶことが
ある。
信号ＣＬＫ０を受け、これに基づいてタイミング信号Ｃ
ＬＫ１、ＣＬＫ２及びＣＬＫ３を生成する回路である。
本実施態様においては、タイミング信号ＣＬＫ１の周波
数は基本クロック信号ＣＬＫ０の周波数ｆｓに一致し、
タイミング信号ＣＬＫ２の周波数はスイッチング周波数
ｆｓｗに一致し、タイミング信号ＣＬＫ３の周波数は制
御周波数ｆｃに一致する。したがって、本明細書におい
ては、タイミング信号ＣＬＫ１の１周期（１／ｆｓ）を
クロック周期（Ｔｓ）と呼ぶことがあり、タイミング信
号ＣＬＫ２の１周期（１／ｆｓｗ）をスイッチング周期
（Ｔｓｗ）と呼ぶことがあり、タイミング信号ＣＬＫ３
の１周期（１／ｆｃ）を制御周期（Ｔｃ）と呼ぶことが
ある。
【００２９】タイミング信号ＣＬＫ１は、制御回路部３
０内の基本クロックとして用いられる信号であり、スイ
ッチング周波数ｆｓｗよりも十分に高く設定する必要が
ある。また、スイッチング周期Ｔｓｗ（＝１／ｆｓｗ）
とはスイッチング回路部１０に含まれるスイッチ素子１
２、１３の動作周期である。また、制御周期Ｔｃ（＝１
／ｆｃ）とは、出力電圧Ｖｏに基づいて制御内容を見直
し、変更する周期である。特に限定されるものではない
が、ｆｓ＝１００×ｆｓｗｆｓｗ＝３００×ｆｃ程度に
設定することが好ましい。より具体的には、タイミング
信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数を、それ
ぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚ程度
に設定することが好ましい。この場合、クロック周期Ｔ
ｓ、スイッチング周期Ｔｓｗ及び制御周期Ｔｃは、それ
ぞれ２５ｎｓｅｃ、２．５μｓｅｃ及び７５０μｓｅｃ
となる。
０内の基本クロックとして用いられる信号であり、スイ
ッチング周波数ｆｓｗよりも十分に高く設定する必要が
ある。また、スイッチング周期Ｔｓｗ（＝１／ｆｓｗ）
とはスイッチング回路部１０に含まれるスイッチ素子１
２、１３の動作周期である。また、制御周期Ｔｃ（＝１
／ｆｃ）とは、出力電圧Ｖｏに基づいて制御内容を見直
し、変更する周期である。特に限定されるものではない
が、ｆｓ＝１００×ｆｓｗｆｓｗ＝３００×ｆｃ程度に
設定することが好ましい。より具体的には、タイミング
信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の周波数を、それ
ぞれ４０ＭＨｚ、４００ＫＨｚ及び１．３３ＫＨｚ程度
に設定することが好ましい。この場合、クロック周期Ｔ
ｓ、スイッチング周期Ｔｓｗ及び制御周期Ｔｃは、それ
ぞれ２５ｎｓｅｃ、２．５μｓｅｃ及び７５０μｓｅｃ
となる。
【００３０】コンパレータ３１は、反転入力端子（−）
及び非反転入力端子（＋）を有し、反転入力端子（−）
には出力電圧Ｖｏの目標値である基準電圧Ｖｒｅｆが供
給されており、非反転入力端子（＋）は出力電源端子２
に接続されることにより出力電圧Ｖｏが供給されてい
る。したがって、コンパレータ３１は、現在の出力電圧
Ｖｏが目標値である基準電圧Ｖｒｅｆよりも高くなると
その出力信号Ｓ１をハイレベル（１）とし、逆に、現在
の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも
低くなるとその出力をローレベル（０）とする。
及び非反転入力端子（＋）を有し、反転入力端子（−）
には出力電圧Ｖｏの目標値である基準電圧Ｖｒｅｆが供
給されており、非反転入力端子（＋）は出力電源端子２
に接続されることにより出力電圧Ｖｏが供給されてい
る。したがって、コンパレータ３１は、現在の出力電圧
Ｖｏが目標値である基準電圧Ｖｒｅｆよりも高くなると
その出力信号Ｓ１をハイレベル（１）とし、逆に、現在
の出力電圧Ｖｏが目標値である基準電圧Ｖｒｅｆよりも
低くなるとその出力をローレベル（０）とする。
【００３１】ラッチ回路３２は、いわゆるデータラッチ
型（Ｄ型）のラッチ回路であり、データ入力端子
（Ｄ）、クロック入力端子（Ｃ）及びデータ出力端子
（Ｑ）を備えている。データ入力端子（Ｄ）にはコンパ
レータ３１からの出力信号Ｓ１が供給され、クロック入
力端子（Ｃ）にはタイミング制御回路３７により生成さ
れるタイミング信号ＣＬＫ１が供給されている。ラッチ
回路３２の動作は、通常のデータラッチ型のラッチ回路
と同様であり、クロック入力端子（Ｃ）に供給されるタ
イミング信号ＣＬＫ１が活性化したタイミングにおいて
データ入力端子（Ｄ）に供給される出力信号Ｓ１の論理
レベルをラッチし、データ出力端子（Ｑ）より出力する
出力信号Ｓ２を当該論理レベルとする。
型（Ｄ型）のラッチ回路であり、データ入力端子
（Ｄ）、クロック入力端子（Ｃ）及びデータ出力端子
（Ｑ）を備えている。データ入力端子（Ｄ）にはコンパ
レータ３１からの出力信号Ｓ１が供給され、クロック入
力端子（Ｃ）にはタイミング制御回路３７により生成さ
れるタイミング信号ＣＬＫ１が供給されている。ラッチ
回路３２の動作は、通常のデータラッチ型のラッチ回路
と同様であり、クロック入力端子（Ｃ）に供給されるタ
イミング信号ＣＬＫ１が活性化したタイミングにおいて
データ入力端子（Ｄ）に供給される出力信号Ｓ１の論理
レベルをラッチし、データ出力端子（Ｑ）より出力する
出力信号Ｓ２を当該論理レベルとする。
【００３２】カウンタ３３は、カウント端子（ＣＯＵＮ
Ｔ）、クロック入力端子（Ｃ）、リセット端子（Ｒ）及
びデータ出力端子（Ｑ）を備えており、カウント端子
（ＣＯＵＮＴ）にはラッチ回路３２からの出力信号Ｓ２
が供給され、クロック入力端子（Ｃ）及びリセット端子
（Ｒ）には、タイミング制御回路３７により生成される
タイミング信号ＣＬＫ１及びＣＬＫ３がそれぞれ供給さ
れている。カウンタ３３は、クロック入力端子（Ｃ）に
供給されるタイミング信号ＣＬＫ１が活性化したタイミ
ングにおいてカウント端子（ＣＯＵＮＴ）に供給される
出力信号Ｓ２の論理レベルがハイレベルであればカウン
トアップ、すなわち内部レジスタ（図示せず）のインク
リメントを行い、そのカウント値を出力信号Ｓ３として
データ出力端子（Ｑ）より出力する。また、カウンタ３
３は、リセット端子（Ｒ）供給されるタイミング信号Ｃ
ＬＫ３が活性化すると、カウント値をゼロにリセットす
る。
Ｔ）、クロック入力端子（Ｃ）、リセット端子（Ｒ）及
びデータ出力端子（Ｑ）を備えており、カウント端子
（ＣＯＵＮＴ）にはラッチ回路３２からの出力信号Ｓ２
が供給され、クロック入力端子（Ｃ）及びリセット端子
（Ｒ）には、タイミング制御回路３７により生成される
タイミング信号ＣＬＫ１及びＣＬＫ３がそれぞれ供給さ
れている。カウンタ３３は、クロック入力端子（Ｃ）に
供給されるタイミング信号ＣＬＫ１が活性化したタイミ
ングにおいてカウント端子（ＣＯＵＮＴ）に供給される
出力信号Ｓ２の論理レベルがハイレベルであればカウン
トアップ、すなわち内部レジスタ（図示せず）のインク
リメントを行い、そのカウント値を出力信号Ｓ３として
データ出力端子（Ｑ）より出力する。また、カウンタ３
３は、リセット端子（Ｒ）供給されるタイミング信号Ｃ
ＬＫ３が活性化すると、カウント値をゼロにリセットす
る。
【００３３】したがって、上述のように、ＣＬＫ１及び
ＣＬＫ３の周波数がそれぞれ４０ＭＨｚ及び１．３３Ｋ
Ｈｚであるとすれば、出力信号Ｓ３（カウント値）は０
〜３００００の値をとることになる。
ＣＬＫ３の周波数がそれぞれ４０ＭＨｚ及び１．３３Ｋ
Ｈｚであるとすれば、出力信号Ｓ３（カウント値）は０
〜３００００の値をとることになる。
【００３４】図３は、パルス幅制御回路３４の回路図で
ある。
ある。
【００３５】図３に示すように、パルス幅制御回路３４
は、除算器４１と、商レジスタ４２と、剰余レジスタ４
３と、補助レジスタ４４と、マルチプレクサ４５と、調
整回路４６とを備える。
は、除算器４１と、商レジスタ４２と、剰余レジスタ４
３と、補助レジスタ４４と、マルチプレクサ４５と、調
整回路４６とを備える。
【００３６】除算器４１は、カウンタ３３からの出力信
号Ｓ３（カウント値）を受け、タイミング信号ＣＬＫ３
が活性化したタイミングにおいてこれをスイッチング周
波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で
除算する回路であり、得られた商は商レジスタ４２に格
納され、剰余は剰余レジスタ４３に格納される。
号Ｓ３（カウント値）を受け、タイミング信号ＣＬＫ３
が活性化したタイミングにおいてこれをスイッチング周
波数ｆｓｗと制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で
除算する回路であり、得られた商は商レジスタ４２に格
納され、剰余は剰余レジスタ４３に格納される。
【００３７】したがって、上述のように、ＣＬＫ１、Ｃ
ＬＫ２及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ、４
００ＫＨｚ及び１．３３ＫＨｚであるとすれば、除算器
４１は出力信号Ｓ３（カウント値）を３００で除算する
ことになり、その商は０〜１００の値をとり、剰余は０
〜２９９の値をとることになる。
ＬＫ２及びＣＬＫ３の周波数がそれぞれ４０ＭＨｚ、４
００ＫＨｚ及び１．３３ＫＨｚであるとすれば、除算器
４１は出力信号Ｓ３（カウント値）を３００で除算する
ことになり、その商は０〜１００の値をとり、剰余は０
〜２９９の値をとることになる。
【００３８】補助レジスタ４４は、商レジスタ４２に格
納されている値に「１」を加算した値が格納されるレジ
スタである。
納されている値に「１」を加算した値が格納されるレジ
スタである。
【００３９】マルチプレクサ４５は、選択信号ＳＥＬに
基づいて、商レジスタ４２に格納されている値及び補助
レジスタ４４に格納されている値のいずれか一方を選択
する回路であり、選択された値は出力信号Ｓ４としてコ
ンパレータ３６に供給される。本実施態様においては、
選択信号ＳＥＬの論理レベルが「０」であれば商レジス
タ４２に格納されている値が選択され、選択信号ＳＥＬ
の論理レベルが「１」であれば補助レジスタ４４に格納
されている値が選択される。
基づいて、商レジスタ４２に格納されている値及び補助
レジスタ４４に格納されている値のいずれか一方を選択
する回路であり、選択された値は出力信号Ｓ４としてコ
ンパレータ３６に供給される。本実施態様においては、
選択信号ＳＥＬの論理レベルが「０」であれば商レジス
タ４２に格納されている値が選択され、選択信号ＳＥＬ
の論理レベルが「１」であれば補助レジスタ４４に格納
されている値が選択される。
【００４０】調整回路４６は、剰余レジスタ４３に格納
された値に基づいて、選択信号ＳＥＬを生成する回路で
あり、その動作の詳細は次の通りである。
された値に基づいて、選択信号ＳＥＬを生成する回路で
あり、その動作の詳細は次の通りである。
【００４１】図３に示すように、調整回路４６にはタイ
ミング制御回路３７により生成されるタイミング信号Ｃ
ＬＫ２及びＣＬＫ３が供給されており、調整回路４６
は、タイミング信号ＣＬＫ３が活性化する度に、剰余レ
ジスタ４３に格納された値を参照し、その値並びにタイ
ミング信号ＣＬＫ２に基づいて、当該制御周期内の各ス
イッチング周期における選択信号ＳＥＬの論理レベルを
決定すす。具体的には、参照された剰余レジスタ４３内
の値をｍとすれば、当該制御期間内において、合計ｍス
イッチング周期分の期間は選択信号ＳＥＬの論理レベル
を「１」とし、その他の期間は選択信号ＳＥＬの論理レ
ベルを「０」とする。
ミング制御回路３７により生成されるタイミング信号Ｃ
ＬＫ２及びＣＬＫ３が供給されており、調整回路４６
は、タイミング信号ＣＬＫ３が活性化する度に、剰余レ
ジスタ４３に格納された値を参照し、その値並びにタイ
ミング信号ＣＬＫ２に基づいて、当該制御周期内の各ス
イッチング周期における選択信号ＳＥＬの論理レベルを
決定すす。具体的には、参照された剰余レジスタ４３内
の値をｍとすれば、当該制御期間内において、合計ｍス
イッチング周期分の期間は選択信号ＳＥＬの論理レベル
を「１」とし、その他の期間は選択信号ＳＥＬの論理レ
ベルを「０」とする。
【００４２】上述のとおり、剰余レジスタ４３には、出
力信号Ｓ３（カウント値）をスイッチング周波数ｆｓｗ
と制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算した剰
余が格納されるので、かかる剰余が最大値（（ｆｓｗ／
ｆｃ）−１）である場合には、当該制御周期内の１スイ
ッチング周期においてのみ選択信号ＳＥＬの論理レベル
が「０」となり、その他の期間（（ｆｓｗ／ｆｃ）−
２）×Ｔｓｗ）においては選択信号ＳＥＬの論理レベル
は常に「１」となる。一方、かかる剰余が「０」である
場合には、当該制御周期内の全てのスイッチング周期に
おいて選択信号ＳＥＬの論理レベルが「０」となる。
力信号Ｓ３（カウント値）をスイッチング周波数ｆｓｗ
と制御周波数ｆｃとの比（ｆｓｗ／ｆｃ）で除算した剰
余が格納されるので、かかる剰余が最大値（（ｆｓｗ／
ｆｃ）−１）である場合には、当該制御周期内の１スイ
ッチング周期においてのみ選択信号ＳＥＬの論理レベル
が「０」となり、その他の期間（（ｆｓｗ／ｆｃ）−
２）×Ｔｓｗ）においては選択信号ＳＥＬの論理レベル
は常に「１」となる。一方、かかる剰余が「０」である
場合には、当該制御周期内の全てのスイッチング周期に
おいて選択信号ＳＥＬの論理レベルが「０」となる。
【００４３】また、選択信号ＳＥＬの論理レベルを
「１」とする期間は、当該制御周期内においてできる限
り分散させることが好ましい。例えば、剰余レジスタ４
３に格納されている値がｆｓｗ／２ｆｃ（上述した例で
は１５０となる）である場合には、１スイッチング周期
ごとに選択信号ＳＥＬの論理レベルを交互に「０」又は
「１」とすればよい。同様に、剰余レジスタ４３に格納
されている値がｆｓｗ／３ｆｃ（上述した例では１００
となる）である場合には、２スイッチング周期おきに選
択信号ＳＥＬの論理レベルを「１」とし、他の期間は選
択信号ＳＥＬの論理レベルを「０」とすればよい。さら
に同様に、剰余レジスタ４３に格納されている値が２ｆ
ｓｗ／３ｆｃ（上述した例では２００となる）である場
合には、２スイッチング周期おきに選択信号ＳＥＬの論
理レベルを「０」とし、他の期間は選択信号ＳＥＬの論
理レベルを「１」とすればよい。
「１」とする期間は、当該制御周期内においてできる限
り分散させることが好ましい。例えば、剰余レジスタ４
３に格納されている値がｆｓｗ／２ｆｃ（上述した例で
は１５０となる）である場合には、１スイッチング周期
ごとに選択信号ＳＥＬの論理レベルを交互に「０」又は
「１」とすればよい。同様に、剰余レジスタ４３に格納
されている値がｆｓｗ／３ｆｃ（上述した例では１００
となる）である場合には、２スイッチング周期おきに選
択信号ＳＥＬの論理レベルを「１」とし、他の期間は選
択信号ＳＥＬの論理レベルを「０」とすればよい。さら
に同様に、剰余レジスタ４３に格納されている値が２ｆ
ｓｗ／３ｆｃ（上述した例では２００となる）である場
合には、２スイッチング周期おきに選択信号ＳＥＬの論
理レベルを「０」とし、他の期間は選択信号ＳＥＬの論
理レベルを「１」とすればよい。
【００４４】図２に戻って、カウンタ３５は、クロック
入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端
子（Ｑ）を備えており、クロック入力端子（Ｃ）及びリ
セット端子（Ｒ）には、タイミング制御回路３７により
生成されるタイミング信号ＣＬＫ１及びＣＬＫ２がそれ
ぞれ供給されている。カウンタ３５は、クロック入力端
子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化
する度に、内部レジスタ（図示せず）のインクリメント
を行い、そのカウント値を出力信号Ｓ５としてデータ出
力端子（Ｑ）より出力する。また、カウンタ３５は、リ
セット端子（Ｒ）供給されるタイミング信号ＣＬＫ２が
活性化すると、カウント値をゼロにリセットする。
入力端子（Ｃ）、リセット端子（Ｒ）及びデータ出力端
子（Ｑ）を備えており、クロック入力端子（Ｃ）及びリ
セット端子（Ｒ）には、タイミング制御回路３７により
生成されるタイミング信号ＣＬＫ１及びＣＬＫ２がそれ
ぞれ供給されている。カウンタ３５は、クロック入力端
子（Ｃ）に供給されるタイミング信号ＣＬＫ１が活性化
する度に、内部レジスタ（図示せず）のインクリメント
を行い、そのカウント値を出力信号Ｓ５としてデータ出
力端子（Ｑ）より出力する。また、カウンタ３５は、リ
セット端子（Ｒ）供給されるタイミング信号ＣＬＫ２が
活性化すると、カウント値をゼロにリセットする。
【００４５】したがって、上述のように、ＣＬＫ１及び
ＣＬＫ２の周波数がそれぞれ４０ＭＨｚ及び４００ＫＨ
ｚであるとすれば、出力信号Ｓ５（カウント値）は０〜
１００の値をとることになる。
ＣＬＫ２の周波数がそれぞれ４０ＭＨｚ及び４００ＫＨ
ｚであるとすれば、出力信号Ｓ５（カウント値）は０〜
１００の値をとることになる。
【００４６】コンパレータ３６は、反転入力端子（−）
及び非反転入力端子（＋）を有し、反転入力端子（−）
にはカウンタ３５より供給される出力信号Ｓ５（カウン
ト値）が供給され、非反転入力端子（＋）にはパルス幅
制御回路３４より供給される出力信号Ｓ４（カウント
値）が供給されている。したがって、コンパレータ３６
は、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値
以上である場合にはその出力であるスイッチング制御信
号ＳＷをハイレベル（１）とし、逆に、出力信号Ｓ４が
示す値の方が出力信号Ｓ５が示す値よりも小さい場合に
はその出力であるスイッチング制御信号ＳＷをローレベ
ル（０）とする。
及び非反転入力端子（＋）を有し、反転入力端子（−）
にはカウンタ３５より供給される出力信号Ｓ５（カウン
ト値）が供給され、非反転入力端子（＋）にはパルス幅
制御回路３４より供給される出力信号Ｓ４（カウント
値）が供給されている。したがって、コンパレータ３６
は、出力信号Ｓ４が示す値の方が出力信号Ｓ５が示す値
以上である場合にはその出力であるスイッチング制御信
号ＳＷをハイレベル（１）とし、逆に、出力信号Ｓ４が
示す値の方が出力信号Ｓ５が示す値よりも小さい場合に
はその出力であるスイッチング制御信号ＳＷをローレベ
ル（０）とする。
【００４７】図４は、コンパレータ３６による比較の様
子を模式的に示すタイミング図である。図４では、コン
パレータ３６による比較の様子をアナログ的に示してい
るが、コンパレータ３６はデジタル信号である出力信号
Ｓ４と出力信号Ｓ５を比較するデジタル回路であり、実
際にはデジタル的にこれらの比較が行われる。
子を模式的に示すタイミング図である。図４では、コン
パレータ３６による比較の様子をアナログ的に示してい
るが、コンパレータ３６はデジタル信号である出力信号
Ｓ４と出力信号Ｓ５を比較するデジタル回路であり、実
際にはデジタル的にこれらの比較が行われる。
【００４８】上述のとおり、カウンタ３５のカウント値
である出力信号Ｓ５は、タイミング信号ＣＬＫ１に応答
してその値が段階的に増大するとともに、タイミング信
号ＣＬＫ２に応答してリセットされることから、出力信
号Ｓ５の値の変化をアナログ的に示すと、図４に示すよ
うにのこぎり波形となる。また、パルス幅制御回路３４
の出力である出力信号Ｓ４は、商レジスタ４２に格納さ
れている値及び補助レジスタ４４に格納されている値
（商＋１）のいずれか一方であり、これが出力信号Ｓ５
の値以上となる期間によってスイッチング制御信号ＳＷ
のパルス幅が定められることから、スイッチング制御信
号ＳＷのパルス幅は、商レジスタ４２に格納されている
値により定められる幅（第１のパルス幅）及び補助レジ
スタ４４に格納されている値（商＋１）により定められ
る幅（第２のパルス幅）のいずれかとなる。
である出力信号Ｓ５は、タイミング信号ＣＬＫ１に応答
してその値が段階的に増大するとともに、タイミング信
号ＣＬＫ２に応答してリセットされることから、出力信
号Ｓ５の値の変化をアナログ的に示すと、図４に示すよ
うにのこぎり波形となる。また、パルス幅制御回路３４
の出力である出力信号Ｓ４は、商レジスタ４２に格納さ
れている値及び補助レジスタ４４に格納されている値
（商＋１）のいずれか一方であり、これが出力信号Ｓ５
の値以上となる期間によってスイッチング制御信号ＳＷ
のパルス幅が定められることから、スイッチング制御信
号ＳＷのパルス幅は、商レジスタ４２に格納されている
値により定められる幅（第１のパルス幅）及び補助レジ
スタ４４に格納されている値（商＋１）により定められ
る幅（第２のパルス幅）のいずれかとなる。
【００４９】ここで、第１のパルス幅と第２のパルス幅
との差は、クロック信号ＣＬＫ１の周波数ｆｓにより規
定される最小制御幅であり、クロック周期Ｔｓに一致す
る。また、第２のパルス幅をもつスイッチング制御信号
ＳＷの出現回数は、剰余レジスタ４３に格納された値と
一致する。
との差は、クロック信号ＣＬＫ１の周波数ｆｓにより規
定される最小制御幅であり、クロック周期Ｔｓに一致す
る。また、第２のパルス幅をもつスイッチング制御信号
ＳＷの出現回数は、剰余レジスタ４３に格納された値と
一致する。
【００５０】そして、ドライバ３８は、スイッチング制
御信号ＳＷがハイレベルとなっている期間においてスイ
ッチ素子１２をオンさせるとともに、スイッチング制御
信号ＳＷがローレベルとなっている期間においてスイッ
チ素子１３をオンさせる。但し、これらスイッチ素子１
２、１３が同時にオンしないよう、所定のデッドタイム
が挿入される。
御信号ＳＷがハイレベルとなっている期間においてスイ
ッチ素子１２をオンさせるとともに、スイッチング制御
信号ＳＷがローレベルとなっている期間においてスイッ
チ素子１３をオンさせる。但し、これらスイッチ素子１
２、１３が同時にオンしないよう、所定のデッドタイム
が挿入される。
【００５１】これにより、スイッチング回路部１０は、
制御回路部３０による制御のもと、出力電圧Ｖｏが基準
電圧Ｖｒｅｆに一致するようにスイッチング動作を行
う。この場合、１制御周期におけるスイッチング制御信
号ＳＷのパルス幅は固定ではなく、剰余レジスタ４３に
格納された値に基づいて最小制御幅の変更が加えられる
ことから、等価的に出力電圧精度が高められる。
制御回路部３０による制御のもと、出力電圧Ｖｏが基準
電圧Ｖｒｅｆに一致するようにスイッチング動作を行
う。この場合、１制御周期におけるスイッチング制御信
号ＳＷのパルス幅は固定ではなく、剰余レジスタ４３に
格納された値に基づいて最小制御幅の変更が加えられる
ことから、等価的に出力電圧精度が高められる。
【００５２】具体的には、１制御周期において第２のパ
ルス幅をもつスイッチング制御信号ＳＷが出現する回数
は、０〜（ｆｓｗ／ｆｃ）−１であるから、１制御周期
における出力電圧Ｖｏの最小制御幅△Ｖｏ’は、次式に
よって表すことができる。
ルス幅をもつスイッチング制御信号ＳＷが出現する回数
は、０〜（ｆｓｗ／ｆｃ）−１であるから、１制御周期
における出力電圧Ｖｏの最小制御幅△Ｖｏ’は、次式に
よって表すことができる。
【００５３】
【数３】
したがって、上述のように、ＣＬＫ１、ＣＬＫ２及びＣ
ＬＫ３の周波数がそれぞれ４０ＭＨｚ、４００ＫＨｚ及
び１．３３ＫＨｚであり、入力電圧Ｖｉｎが１２Ｖであ
るとすれば、１制御周期における出力電圧Ｖｏの最小制
御幅△Ｖｏ’は０．０００４Ｖとなり、非常に高い精度
を得ることが可能となる。
ＬＫ３の周波数がそれぞれ４０ＭＨｚ、４００ＫＨｚ及
び１．３３ＫＨｚであり、入力電圧Ｖｉｎが１２Ｖであ
るとすれば、１制御周期における出力電圧Ｖｏの最小制
御幅△Ｖｏ’は０．０００４Ｖとなり、非常に高い精度
を得ることが可能となる。
【００５４】この場合、１スイッチング周期における出
力電圧Ｖｏの最小制御幅△Ｖｏはあくまでタイミング信
号ＣＬＫ１の周波数に依存し、上記の例では０．１２Ｖ
となる。しかしながら、一般的なスイッチング電源装置
においては、各制御周期内においてスイッチング制御信
号ＳＷのパルス幅は一定に制御されることから、１スイ
ッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏ
は、そのまま１制御周期における出力電圧Ｖｏの最小制
御幅△Ｖｏ’に相当する。一方、スイッチング電源装置
の実際の制御においては、主に、１制御周期における出
力電圧Ｖｏの最小制御幅△Ｖｏ’によって実際の出力電
圧精度が決まることから、本実施態様にかかるスイッチ
ング電源装置においては、非常に高い出力電圧を得るこ
とができる。
力電圧Ｖｏの最小制御幅△Ｖｏはあくまでタイミング信
号ＣＬＫ１の周波数に依存し、上記の例では０．１２Ｖ
となる。しかしながら、一般的なスイッチング電源装置
においては、各制御周期内においてスイッチング制御信
号ＳＷのパルス幅は一定に制御されることから、１スイ
ッチング周期における出力電圧Ｖｏの最小制御幅△Ｖｏ
は、そのまま１制御周期における出力電圧Ｖｏの最小制
御幅△Ｖｏ’に相当する。一方、スイッチング電源装置
の実際の制御においては、主に、１制御周期における出
力電圧Ｖｏの最小制御幅△Ｖｏ’によって実際の出力電
圧精度が決まることから、本実施態様にかかるスイッチ
ング電源装置においては、非常に高い出力電圧を得るこ
とができる。
【００５５】以上説明したように、本実施態様では、デ
ジタル制御されるスイッチング電源装置において、１制
御周期内においてスイッチング制御信号ＳＷのパルス幅
を微調整していることから、クロック周波数を高めるこ
となく、非常に高い出力電圧精度を得ることが可能とな
る。したがって、ＣＰＵのように動作電圧が低い直流負
荷３を駆動するためのスイッチング電源装置として特に
好適である。
ジタル制御されるスイッチング電源装置において、１制
御周期内においてスイッチング制御信号ＳＷのパルス幅
を微調整していることから、クロック周波数を高めるこ
となく、非常に高い出力電圧精度を得ることが可能とな
る。したがって、ＣＰＵのように動作電圧が低い直流負
荷３を駆動するためのスイッチング電源装置として特に
好適である。
【００５６】図５は、本発明の好ましい他の実施態様に
かかるスイッチング電源装置の回路図である。
かかるスイッチング電源装置の回路図である。
【００５７】図５に示すように、本実施態様にかかるス
イッチング電源装置は、図１に示した制御回路部３０内
のコンパレータ３１、ラッチ回路３２及びカウンタ３３
が削除されて代わりにＡ／Ｄコンバータ５１及びローパ
スフィルタ５２が備えられ、さらに、タイミング制御回
路３７がタイミング信号ＣＬＫ４を生成している点にお
いて、図１に示したスイッチング電源装置と相違してい
る。その他の点については図１に示したスイッチング電
源装置と同一であるので、重複する説明は省略する。
イッチング電源装置は、図１に示した制御回路部３０内
のコンパレータ３１、ラッチ回路３２及びカウンタ３３
が削除されて代わりにＡ／Ｄコンバータ５１及びローパ
スフィルタ５２が備えられ、さらに、タイミング制御回
路３７がタイミング信号ＣＬＫ４を生成している点にお
いて、図１に示したスイッチング電源装置と相違してい
る。その他の点については図１に示したスイッチング電
源装置と同一であるので、重複する説明は省略する。
【００５８】Ａ／Ｄコンバータ５１は、出力電源端子２
に接続されることにより出力電圧Ｖｏが供給され、タイ
ミング信号ＣＬＫ４が活性化する度に、出力電圧Ｖｏを
デジタル値に変換する。ここで、タイミング信号ＣＬＫ
４の周波数としては、少なくとも制御周波数ｆｃよりも
高い必要があり、制御周波数ｆｃの数十倍から数百倍に
設定することが好ましく、スイッチング周波数ｆｓｗよ
りも高く設定することが特に好ましい。また、ローパス
フィルタ５２は、Ａ／Ｄコンバータ５１より供給される
デジタル値を平均化する回路である。図５に示すよう
に、ローパスフィルタ５２により平均化されたデジタル
値は、出力信号Ｓ３として用いられ、図１に示したスイ
ッチング電源装置と同様、パルス幅制御回路３４に供給
される。
に接続されることにより出力電圧Ｖｏが供給され、タイ
ミング信号ＣＬＫ４が活性化する度に、出力電圧Ｖｏを
デジタル値に変換する。ここで、タイミング信号ＣＬＫ
４の周波数としては、少なくとも制御周波数ｆｃよりも
高い必要があり、制御周波数ｆｃの数十倍から数百倍に
設定することが好ましく、スイッチング周波数ｆｓｗよ
りも高く設定することが特に好ましい。また、ローパス
フィルタ５２は、Ａ／Ｄコンバータ５１より供給される
デジタル値を平均化する回路である。図５に示すよう
に、ローパスフィルタ５２により平均化されたデジタル
値は、出力信号Ｓ３として用いられ、図１に示したスイ
ッチング電源装置と同様、パルス幅制御回路３４に供給
される。
【００５９】このような構成からなるスイッチング電源
装置によれば、タイミング信号ＣＬＫ４の周波数をある
程度高く設定することによって、出力電圧Ｖｏのより正
確な監視を行うことができる。
装置によれば、タイミング信号ＣＬＫ４の周波数をある
程度高く設定することによって、出力電圧Ｖｏのより正
確な監視を行うことができる。
【００６０】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。
【００６１】例えば、１スイッチング周期ＴｓｗのＮ倍
（Ｎは、ｆｓｗ／ｆｃの整数分の１）の周期を副制御周
期Ｔｃｓｕｂと定義することにより、１制御周期Ｔｃ内
に複数の副制御周期Ｔｃｓｕｂを設け、各副制御周期Ｔ
ｃｓｕｂおいて同じ内容のスイッチング制御信号ＳＷの
パルス幅制御を繰り返し行っても構わない。この場合
も、出力電圧Ｖｏの監視結果に基づき、１副制御周期Ｔ
ｃｓｕｂ内に含まれるＮ個のスイッチング制御信号ＳＷ
のそれぞれが第１のパルス幅または第２のパルス幅に制
御される。このような方法によれば、上記実施態様にか
かるスイッチング電源装置ほど高い出力電圧精度は得ら
れないものの、第２のパルス幅をもつスイッチング制御
信号ＳＷの最大出現周期が短くなるので、出力回路部２
０を構成する出力リアクトル２１及び出力コンデンサ２
２によるフィルタリングが容易になると言う利点を有し
ている。
（Ｎは、ｆｓｗ／ｆｃの整数分の１）の周期を副制御周
期Ｔｃｓｕｂと定義することにより、１制御周期Ｔｃ内
に複数の副制御周期Ｔｃｓｕｂを設け、各副制御周期Ｔ
ｃｓｕｂおいて同じ内容のスイッチング制御信号ＳＷの
パルス幅制御を繰り返し行っても構わない。この場合
も、出力電圧Ｖｏの監視結果に基づき、１副制御周期Ｔ
ｃｓｕｂ内に含まれるＮ個のスイッチング制御信号ＳＷ
のそれぞれが第１のパルス幅または第２のパルス幅に制
御される。このような方法によれば、上記実施態様にか
かるスイッチング電源装置ほど高い出力電圧精度は得ら
れないものの、第２のパルス幅をもつスイッチング制御
信号ＳＷの最大出現周期が短くなるので、出力回路部２
０を構成する出力リアクトル２１及び出力コンデンサ２
２によるフィルタリングが容易になると言う利点を有し
ている。
【００６２】具体的には、図３に示した調整回路４６に
よって、剰余レジスタ４３に格納されている値をさらに
ｆｓｗ／（ｆｃ×Ｎ）で除算し、得られた商並びにタイ
ミング信号ＣＬＫ２に基づき、当該副制御周期内の各ス
イッチング周期における選択信号ＳＥＬの論理レベルを
決定すればよい。具体的には、得られた商をｍ’とすれ
ば、当該副制御期間内において、合計ｍ’スイッチング
周期分の期間は選択信号ＳＥＬの論理レベルを「１」と
し、その他の期間は選択信号ＳＥＬの論理レベルを
「０」とし、このような処理を当該制御期間内の全ての
副制御周期において行えばよい。
よって、剰余レジスタ４３に格納されている値をさらに
ｆｓｗ／（ｆｃ×Ｎ）で除算し、得られた商並びにタイ
ミング信号ＣＬＫ２に基づき、当該副制御周期内の各ス
イッチング周期における選択信号ＳＥＬの論理レベルを
決定すればよい。具体的には、得られた商をｍ’とすれ
ば、当該副制御期間内において、合計ｍ’スイッチング
周期分の期間は選択信号ＳＥＬの論理レベルを「１」と
し、その他の期間は選択信号ＳＥＬの論理レベルを
「０」とし、このような処理を当該制御期間内の全ての
副制御周期において行えばよい。
【００６３】また、上記各実施態様にかかるスイッチン
グ電源装置においては、スイッチング回路部１０として
いわゆるバックコンバータを用いているが、本発明はこ
れに限定されることなく、他のスイッチング回路を用い
たスイッチング電源装置に適用することも可能である。
グ電源装置においては、スイッチング回路部１０として
いわゆるバックコンバータを用いているが、本発明はこ
れに限定されることなく、他のスイッチング回路を用い
たスイッチング電源装置に適用することも可能である。
【００６４】さらに、上記各実施態様にかかるスイッチ
ング電源装置においては、スイッチング回路部１０と出
力回路部２０とが絶縁されていないが、本発明はこれに
限定されることなく、トランスを用いて絶縁したタイプ
のスイッチング電源装置に適用することも可能である。
ング電源装置においては、スイッチング回路部１０と出
力回路部２０とが絶縁されていないが、本発明はこれに
限定されることなく、トランスを用いて絶縁したタイプ
のスイッチング電源装置に適用することも可能である。
【００６５】また、図１に示したスイッチング電源装置
においては、タイミング信号ＣＬＫ直流負荷３に応答し
てカウンタ３３のカウント値をリセットしているが、こ
れを直ちにリセットすることなく複数の制御周期に関わ
るカウント値を保存し、その移動平均値を出力信号Ｓ３
として用いても構わない。
においては、タイミング信号ＣＬＫ直流負荷３に応答し
てカウンタ３３のカウント値をリセットしているが、こ
れを直ちにリセットすることなく複数の制御周期に関わ
るカウント値を保存し、その移動平均値を出力信号Ｓ３
として用いても構わない。
【００６６】さらに、上記各実施態様にかかるスイッチ
ング電源装置においては、除算器４１を用いて出力信号
Ｓ３を除算しているが、単に、出力信号Ｓ３の上位数ビ
ットを商レジスタ４２に格納し、残りの下位数ビットを
剰余レジスタ４３に格納しても構わない。
ング電源装置においては、除算器４１を用いて出力信号
Ｓ３を除算しているが、単に、出力信号Ｓ３の上位数ビ
ットを商レジスタ４２に格納し、残りの下位数ビットを
剰余レジスタ４３に格納しても構わない。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
クロック周波数を高めることなく、簡単な方法によって
高い出力電圧精度を得ることが可能となる。したがっ
て、本発明は、ＣＰＵのように動作電圧が低い負荷を駆
動するためのスイッチング電源装置への適用が特に好適
である。
クロック周波数を高めることなく、簡単な方法によって
高い出力電圧精度を得ることが可能となる。したがっ
て、本発明は、ＣＰＵのように動作電圧が低い負荷を駆
動するためのスイッチング電源装置への適用が特に好適
である。
【図１】最小制御単位がクロック周波数に依存すること
を説明するためのスイッチング制御信号ＳＷのタイミン
グ図である。
を説明するためのスイッチング制御信号ＳＷのタイミン
グ図である。
【図２】本発明の好ましい実施態様にかかるスイッチン
グ電源装置の回路図である。
グ電源装置の回路図である。
【図３】パルス幅制御回路３４の回路図である。
【図４】コンパレータ３６による比較の様子を模式的に
示すタイミング図である。
示すタイミング図である。
【図５】本発明の好ましい他の実施態様にかかるスイッ
チング電源装置の回路図である。
チング電源装置の回路図である。
１ 入力電源端子
２ 出力電源端子
３ 直流負荷
１０ スイッチング回路部
１１ 入力コンデンサ
１２，１３ スイッチ素子
２０ 出力回路部
２１ 出力リアクトル
２２ 出力コンデンサ
３０ 制御回路部
３１，３６ コンパレータ
３２ ラッチ回路
３３，３５ カウンタ
３４ パルス幅制御回路
３７ タイミング制御回路
３８ ドライバ
４１ 除算器
４２ 商レジスタ
４３ 剰余レジスタ
４４ 補助レジスタ
４５ マルチプレクサ
４６ 調整回路
５１ Ａ／Ｄコンバータ
５２ ローパスフィルタ
Claims (6)
- 【請求項１】 スイッチング電源装置をデジタル制御す
るための制御回路であって、前記スイッチング電源装置
の出力電圧に基づき、１制御周期内において、それぞれ
第１のパルス幅及び前記第１のパルス幅とは異なる第２
のパルス幅のいずれか一方のパルス幅を有する複数のス
イッチング制御信号を生成することを特徴とする制御回
路。 - 【請求項２】 前記第１のパルス幅と前記第２のパルス
幅との差が、クロック信号の１周期に相当することを特
徴とする請求項１に記載の制御回路。 - 【請求項３】 前記出力電圧を第１の精度で検出した結
果に基づいて前記第１のパルス幅を決定し、前記出力電
圧を前記第１の精度よりも細かい第２の精度で検出した
結果に基づいて前記第２のパルス幅を有するスイッチン
グ制御信号の数を決定することを特徴とする請求項１ま
たは２に記載の制御回路。 - 【請求項４】 前記出力電圧をデジタル化し、これを除
算することにより得られた商に基づいて前記第１のパル
ス幅を決定し、剰余に基づいて前記第２のパルス幅を有
するスイッチング制御信号の数を決定することを特徴と
する請求項３に記載の制御回路。 - 【請求項５】 １制御周期を複数の副制御周期に分割
し、前記各副制御周期において同じ内容を有する複数の
スイッチング制御信号を生成することを特徴とする請求
項１乃至４のいずれか１項に記載の制御回路。 - 【請求項６】 スイッチング制御信号に基づいてスイッ
チング動作を行うスイッチング回路部と、前記スイッチ
ング回路部からの出力電力を受ける出力回路部と、前記
出力回路部からの出力電圧に基づき、１制御周期内にお
いて、それぞれ第１のパルス幅及び前記第１のパルス幅
とは異なる第２のパルス幅のいずれか一方のパルス幅を
有する複数のスイッチング制御信号を生成する制御回路
部とを備えるスイッチング電源装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393795A JP3576140B2 (ja) | 2001-12-26 | 2001-12-26 | スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置 |
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| CNB02159340XA CN1246953C (zh) | 2001-12-26 | 2002-12-26 | 开关电源及其控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393795A JP3576140B2 (ja) | 2001-12-26 | 2001-12-26 | スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003199330A true JP2003199330A (ja) | 2003-07-11 |
| JP3576140B2 JP3576140B2 (ja) | 2004-10-13 |
Family
ID=19188806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393795A Expired - Fee Related JP3576140B2 (ja) | 2001-12-26 | 2001-12-26 | スイッチング電源装置用制御回路及びこれを用いたスイッチング電源装置 |
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|---|---|
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| JP (1) | JP3576140B2 (ja) |
| CN (1) | CN1246953C (ja) |
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| CN101263655B (zh) * | 2005-09-16 | 2012-05-23 | 皇家飞利浦电子股份有限公司 | 生成带有调制的工作循环的脉冲信号 |
| US8604709B2 (en) * | 2007-07-31 | 2013-12-10 | Lsi Industries, Inc. | Methods and systems for controlling electrical power to DC loads |
| CN101582239B (zh) * | 2009-03-20 | 2011-07-06 | 深圳市中庆微科技开发有限公司 | 预置值开关稳压电源、控制器、分配器和分配系统 |
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|---|---|---|---|---|
| DE4109233A1 (de) * | 1991-03-21 | 1992-09-24 | Rexroth Mannesmann Gmbh | Digitale ansteuerelektronik mit pulsweitenmoduliertem (pwm)-ausgangssignal zum ansteuern elektrischer stellglieder eines hydraulischen systems |
| US5594324A (en) * | 1995-03-31 | 1997-01-14 | Space Systems/Loral, Inc. | Stabilized power converter having quantized duty cycle |
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2001
- 2001-12-26 JP JP2001393795A patent/JP3576140B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-19 US US10/324,869 patent/US20030117118A1/en not_active Abandoned
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|---|---|
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| US20030117118A1 (en) | 2003-06-26 |
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