JPH04312351A - 電源装置 - Google Patents
電源装置Info
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- JPH04312351A JPH04312351A JP7762691A JP7762691A JPH04312351A JP H04312351 A JPH04312351 A JP H04312351A JP 7762691 A JP7762691 A JP 7762691A JP 7762691 A JP7762691 A JP 7762691A JP H04312351 A JPH04312351 A JP H04312351A
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- 230000002093 peripheral effect Effects 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 15
- 230000003247 decreasing effect Effects 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子写真式のプリンタ
，複写機の現像バイアス用交流電源等に用いられる電源
装置に関するものである。
，複写機の現像バイアス用交流電源等に用いられる電源
装置に関するものである。
【０００２】
【従来の技術】従来、現像バイアス用の交流電源は、低
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波より、デューティを３：７もしくは４：
６にした偏デューティの矩形波の方が、現像の諸特性が
優れていることがわかってきた。そこで、本出願人はト
ランスの偏磁をさけトランジスタを小型化するために、
高周波コンバータで負荷容量を充電し、高耐圧トランジ
スタで放電することによって任意のデューティの矩形波
を得る方式を提案し、実用化してきた。
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波より、デューティを３：７もしくは４：
６にした偏デューティの矩形波の方が、現像の諸特性が
優れていることがわかってきた。そこで、本出願人はト
ランスの偏磁をさけトランジスタを小型化するために、
高周波コンバータで負荷容量を充電し、高耐圧トランジ
スタで放電することによって任意のデューティの矩形波
を得る方式を提案し、実用化してきた。
【０００３】
【発明が解決しようとする課題】ところで従来は、偏デ
ューティ現像バイアス用電源装置は、ディスクリートの
回路部品で構成しているために、回路規模が大きくなっ
てコストアップ，信頼性の低下を招いていた。また、出
力の周波数，デューティ，振幅を変更するためには、ハ
ードウエアを変更しなくてはならなかった。更に、出力
波形のオーバーシュートを抑制するために、非常に複雑
な回路構成を必要としていた。
ューティ現像バイアス用電源装置は、ディスクリートの
回路部品で構成しているために、回路規模が大きくなっ
てコストアップ，信頼性の低下を招いていた。また、出
力の周波数，デューティ，振幅を変更するためには、ハ
ードウエアを変更しなくてはならなかった。更に、出力
波形のオーバーシュートを抑制するために、非常に複雑
な回路構成を必要としていた。
【０００４】本発明は、こうような問題に鑑みてなされ
たもので、回路規模が小さくでき、出力の周波数，デュ
ーティ，振幅の変更が容易で、出力のオーバーシュート
，リップルの少ない電源装置を提供することを目的とす
るものである。
たもので、回路規模が小さくでき、出力の周波数，デュ
ーティ，振幅の変更が容易で、出力のオーバーシュート
，リップルの少ない電源装置を提供することを目的とす
るものである。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するため、マイクロコンピュータ及びメモリ等の周辺
回路を有する集積回路により制御を行うもので、詳しく
は電源装置を次の（１）〜（６）のとおりに構成するも
のである。
成するため、マイクロコンピュータ及びメモリ等の周辺
回路を有する集積回路により制御を行うもので、詳しく
は電源装置を次の（１）〜（６）のとおりに構成するも
のである。
【０００６】（１）基準クロック周波数を所要周波数に
逓減する第１のカウンタと、該第１のカウンタの出力に
もとづき逓減された所要周波数，所要デューティ比の信
号を生成する第２のカウンタと、第１のカウンタの出力
周波数を基本周波数とするＰＷＭ回路と、該ＰＷＭ回路
によって１次側が駆動されるコンバータトランスと、該
コンバータトランスの２次側の接続した整流器と、該整
流器の出力側に接続され容量性負荷に電力を供給する出
力端と、該出力端とグランド間に接続されたスイッチン
グ素子と、同じく出力端とグランド間に接続された電圧
検出回路と、該電圧検出回路の出力を基準電圧と比較す
るコンパレータと、該コンパレータの出力と前記第２の
カウンタの出力により前記ＰＷＭ回路を制御し、第２の
カウンタの出力により前記スイッチング素子を制御する
制御手段とを備えた電源装置であって、前記制御手段は
、マイクロコンピュータ及びメモリ等の周辺回路を有す
る集積回路で構成されている電源装置。
逓減する第１のカウンタと、該第１のカウンタの出力に
もとづき逓減された所要周波数，所要デューティ比の信
号を生成する第２のカウンタと、第１のカウンタの出力
周波数を基本周波数とするＰＷＭ回路と、該ＰＷＭ回路
によって１次側が駆動されるコンバータトランスと、該
コンバータトランスの２次側の接続した整流器と、該整
流器の出力側に接続され容量性負荷に電力を供給する出
力端と、該出力端とグランド間に接続されたスイッチン
グ素子と、同じく出力端とグランド間に接続された電圧
検出回路と、該電圧検出回路の出力を基準電圧と比較す
るコンパレータと、該コンパレータの出力と前記第２の
カウンタの出力により前記ＰＷＭ回路を制御し、第２の
カウンタの出力により前記スイッチング素子を制御する
制御手段とを備えた電源装置であって、前記制御手段は
、マイクロコンピュータ及びメモリ等の周辺回路を有す
る集積回路で構成されている電源装置。
【０００７】（２）制御手段は、第１のカウンタの所要
周波数、第２のカウンタの所要周波数，所要デューティ
比を予めメモリに記憶されているデータにもとづいて決
定するものである前記（１）記載の電源装置。
周波数、第２のカウンタの所要周波数，所要デューティ
比を予めメモリに記憶されているデータにもとづいて決
定するものである前記（１）記載の電源装置。
【０００８】（３）制御手段は、コンパレータの基準電
圧を複数レベルに切り換え、該複数レベルに対するコン
パレータ出力に応じてＰＷＭ回路を最高出力から出力停
止まで段階的に切り換えるものである前記（１）または
（２）記載の電源装置。
圧を複数レベルに切り換え、該複数レベルに対するコン
パレータ出力に応じてＰＷＭ回路を最高出力から出力停
止まで段階的に切り換えるものである前記（１）または
（２）記載の電源装置。
【０００９】（４）コンバータトランスの２次側に負荷
電流検出回路を設け、制御手段は前記負荷電流検出回路
の出力に応じてＰＷＭ回路の出力の制限または停止を行
う前記（１）または（２）または（３）記載の電源装置
。
電流検出回路を設け、制御手段は前記負荷電流検出回路
の出力に応じてＰＷＭ回路の出力の制限または停止を行
う前記（１）または（２）または（３）記載の電源装置
。
【００１０】（５）スイッチング素子に直列に電流検出
回路を設け、また前記電流検出回路の出力と電圧検出回
路の出力を切り換えてコンパレータに供給するアナログ
スイッチを設けて、制御手段は、前記スイッチング素子
オンの少なくとも一部のタイミング中、前記アナログス
イッチを電流検出回路側に切り換えると共に基準電圧を
電流検出用に切り換えて、その際のコンパレータの出力
に応じて前記スイッチング素子を制御し、その他のタイ
ミング中は、前記アナログスイッチを電圧検出回路側へ
切り換えると共に基準電圧を電圧検出用に切り換えて、
その際のコンパレータの出力に応じてＰＷＭ回路を制御
する前記（１）または（２）または（３）記載の電源装
置。
回路を設け、また前記電流検出回路の出力と電圧検出回
路の出力を切り換えてコンパレータに供給するアナログ
スイッチを設けて、制御手段は、前記スイッチング素子
オンの少なくとも一部のタイミング中、前記アナログス
イッチを電流検出回路側に切り換えると共に基準電圧を
電流検出用に切り換えて、その際のコンパレータの出力
に応じて前記スイッチング素子を制御し、その他のタイ
ミング中は、前記アナログスイッチを電圧検出回路側へ
切り換えると共に基準電圧を電圧検出用に切り換えて、
その際のコンパレータの出力に応じてＰＷＭ回路を制御
する前記（１）または（２）または（３）記載の電源装
置。
【００１１】（６）制御手段は、出力の立上がり，立下
がり時に、コンパレータの電圧検出用基準電圧を予めメ
モリに記憶されているデータにもとづいて段階的に切り
換えて最終値に到達させるものである前記（１）または
（２）記載の電源装置。
がり時に、コンパレータの電圧検出用基準電圧を予めメ
モリに記憶されているデータにもとづいて段階的に切り
換えて最終値に到達させるものである前記（１）または
（２）記載の電源装置。
【００１２】
【実施例】以下本発明を実施例により説明する。（実施
例１）図１は実施例１である“現像バイアス用電源”の
ブロック図、図２はその各部の電圧波形図である。図１
において、１はマイクロコンピュータ（以下ＣＰＵと記
す）でメモリ等の周辺装置も内部に含むものである。該
ＣＰＵ・１は図示されないプリンタ（複写機）本体のシ
ーケンスコントローラとバスライン或は通信ポートで接
続され、シーケンス信号の授受を行う。
例１）図１は実施例１である“現像バイアス用電源”の
ブロック図、図２はその各部の電圧波形図である。図１
において、１はマイクロコンピュータ（以下ＣＰＵと記
す）でメモリ等の周辺装置も内部に含むものである。該
ＣＰＵ・１は図示されないプリンタ（複写機）本体のシ
ーケンスコントローラとバスライン或は通信ポートで接
続され、シーケンス信号の授受を行う。
【００１３】第１のカウンタ６は、ＣＰＵ・１の基準ク
ロックを繰返し周波数ｆ１（１００ＫＨｚ）に逓減する
。第２のカウンタ７は、さらに繰返し周波数ｆ２（２Ｋ
Ｈｚ），デューティ７：３の低周波信号を作り出す。
ロックを繰返し周波数ｆ１（１００ＫＨｚ）に逓減する
。第２のカウンタ７は、さらに繰返し周波数ｆ２（２Ｋ
Ｈｚ），デューティ７：３の低周波信号を作り出す。
【００１４】高周波コンバータトランスＴ１の１次側の
スイッチング素子Ｑ１は、ＰＷＭ回路２によって制御さ
れる。ＰＷＭ回路２の出力は、繰返し周波数ｆ１で、そ
のパルス幅はＣＰＵ・１によって制御される。
スイッチング素子Ｑ１は、ＰＷＭ回路２によって制御さ
れる。ＰＷＭ回路２の出力は、繰返し周波数ｆ１で、そ
のパルス幅はＣＰＵ・１によって制御される。
【００１５】コンバータトランスＴ１の２次側の昇圧出
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。出力端子Ｐ１の出力電圧は、電圧検出回路４で所
定比に分圧され、コンパレータ３に入力される。コンパ
レータ３は、該電圧検出出力と基準電圧発生回路５の出
力を比較して比較結果をＣＰＵ・１に出力する。出力端
子Ｐ１の出力が所定レベルに達すると、ＰＷＭ回路２の
出力は停止される。ＰＷＭ回路２の出力が停止して、出
力端子Ｐ１の出力が放電によってしきい値以下になると
コンパレータ３の出力が反転してＰＷＭ回路２が再び出
力を開始する。
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。出力端子Ｐ１の出力電圧は、電圧検出回路４で所
定比に分圧され、コンパレータ３に入力される。コンパ
レータ３は、該電圧検出出力と基準電圧発生回路５の出
力を比較して比較結果をＣＰＵ・１に出力する。出力端
子Ｐ１の出力が所定レベルに達すると、ＰＷＭ回路２の
出力は停止される。ＰＷＭ回路２の出力が停止して、出
力端子Ｐ１の出力が放電によってしきい値以下になると
コンパレータ３の出力が反転してＰＷＭ回路２が再び出
力を開始する。
【００１６】高耐圧トランジスタＱ２は、図２の（ハ）
に示すように第２のカウンタ７の出力と同期してオン，
オフされる。高耐圧トランジスタＱ２はオン時はＰＷＭ
回路２の出力は停止される。このように、図２の（ハ）
に示す所要波形の出力を得ることができる。
に示すように第２のカウンタ７の出力と同期してオン，
オフされる。高耐圧トランジスタＱ２はオン時はＰＷＭ
回路２の出力は停止される。このように、図２の（ハ）
に示す所要波形の出力を得ることができる。
【００１７】周波数ｆ１，ｆ２、出力デューティ、ＰＷ
Ｍ回路２の出力のパルス幅等は、予めＣＰＵ・１内のメ
モリに記憶されているデータにもとづいて決定される。 よって、出力の周波数，デューティ等をソフトウエアの
変更により容易に変更することができる。
Ｍ回路２の出力のパルス幅等は、予めＣＰＵ・１内のメ
モリに記憶されているデータにもとづいて決定される。 よって、出力の周波数，デューティ等をソフトウエアの
変更により容易に変更することができる。
【００１８】（実施例２）図３は実施例２のブロック図
であり、図４は同実施例の説明図である。図示のように
、本実施例は実施例１の基準電圧をＣＰＵ・１で制御す
るようにしたものである。ＣＰＵ・１の出力をＤ／Ａコ
ンバータ２１でアナログに変換してコンパレータ３に入
力する。
であり、図４は同実施例の説明図である。図示のように
、本実施例は実施例１の基準電圧をＣＰＵ・１で制御す
るようにしたものである。ＣＰＵ・１の出力をＤ／Ａコ
ンバータ２１でアナログに変換してコンパレータ３に入
力する。
【００１９】このように基準電圧をＣＰＵ制御すること
で、図４に示すようにコンパレータ３のしきい値を容易
に切換えることが可能になる。図４にしきい値を複数設
けてＰＷＭ回路２の出力パルス幅を制御した例を示す。 図４の（イ）で出力端子Ｐ１の出力がしきい値Ｂに達す
ると、ＰＷＭ回路２のパルス幅を所定量だけ短くする。 このため負荷容量の充電カーブは、なだらかになる。し
きい値Ａに達するとＰＷＭ回路２の出力は停止される。
で、図４に示すようにコンパレータ３のしきい値を容易
に切換えることが可能になる。図４にしきい値を複数設
けてＰＷＭ回路２の出力パルス幅を制御した例を示す。 図４の（イ）で出力端子Ｐ１の出力がしきい値Ｂに達す
ると、ＰＷＭ回路２のパルス幅を所定量だけ短くする。 このため負荷容量の充電カーブは、なだらかになる。し
きい値Ａに達するとＰＷＭ回路２の出力は停止される。
【００２０】（ロ）はしきい値を３つ設けてＰＷＭ回路
２の出力パルス幅を０迄含めて３レベルに切換えたもの
である。
２の出力パルス幅を０迄含めて３レベルに切換えたもの
である。
【００２１】このようにして出力波形のオーバーシュー
ト，リップルを少なくすることができる。
ト，リップルを少なくすることができる。
【００２２】（実施例３）図５は実施例３のブロック図
である。本実施例は、負荷電流検出回路を設けて、負荷
異常時の保護を行うものである。
である。本実施例は、負荷電流検出回路を設けて、負荷
異常時の保護を行うものである。
【００２３】負荷電流の検出を、高耐圧トランジスタＱ
２のエミッタとグランド間に挿入した抵抗Ｒ３１によっ
て行い、検出出力をコンパレータ３１で基準電圧３２と
比較してＣＰＵ・１に出力する。ＣＰＵ・１はコンパレ
ータ３１の出力が反転するとＰＷＭ回路２の出力を制限
また停止して電源装置または負荷の保護を行う。
２のエミッタとグランド間に挿入した抵抗Ｒ３１によっ
て行い、検出出力をコンパレータ３１で基準電圧３２と
比較してＣＰＵ・１に出力する。ＣＰＵ・１はコンパレ
ータ３１の出力が反転するとＰＷＭ回路２の出力を制限
また停止して電源装置または負荷の保護を行う。
【００２４】（実施例４）図６は実施例４のブロック図
である。電圧検出出力と高耐圧トランジスタＱ２の電流
検出出力をアナログスイッチ４１で交互に切り換えて、
コンパレータ３に入力し、同時に各々のしきい値をアナ
ログスイッチ４１の切換えと同期して切り換えることに
よりコンパレータ３を共用することが可能となる。
である。電圧検出出力と高耐圧トランジスタＱ２の電流
検出出力をアナログスイッチ４１で交互に切り換えて、
コンパレータ３に入力し、同時に各々のしきい値をアナ
ログスイッチ４１の切換えと同期して切り換えることに
よりコンパレータ３を共用することが可能となる。
【００２５】コンパレータ３の入力切換えのタイミング
を図７の（ニ），（ホ）に示す。電流検出出力のコンパ
レータ３への入力は、高耐圧トランジシスタＱ２オン中
の１部のタイミングで行われる。
を図７の（ニ），（ホ）に示す。電流検出出力のコンパ
レータ３への入力は、高耐圧トランジシスタＱ２オン中
の１部のタイミングで行われる。
【００２６】このようにして、高耐圧トランジスタＱ２
の電流を正確に制御できる。なお、高耐圧トランジスタ
Ｑ２の電流検出出力を、コンパレータ３とは別個のコン
パレータで基準電圧と比較するという形で同様に実施す
ることができる。
の電流を正確に制御できる。なお、高耐圧トランジスタ
Ｑ２の電流検出出力を、コンパレータ３とは別個のコン
パレータで基準電圧と比較するという形で同様に実施す
ることができる。
【００２７】（実施例５）図８は、実施例５の説明図で
ある。本実施例のハードウエアは図３と同一であるが、
出力の立上がり時に、コンパレータ２１の入力のしきい
値を図８の（イ）に示すように、段階的に切り換えて上
げていく。これにより出力電圧は、図８の（ロ）に示す
ように段階的に上昇していく。出力電圧を停止させると
きも、同様にコンパレータしきい値を段階的に下げてい
き、出力電圧を段階的にゼロにする。このようにして、
ソフトスタートを実現できる。
ある。本実施例のハードウエアは図３と同一であるが、
出力の立上がり時に、コンパレータ２１の入力のしきい
値を図８の（イ）に示すように、段階的に切り換えて上
げていく。これにより出力電圧は、図８の（ロ）に示す
ように段階的に上昇していく。出力電圧を停止させると
きも、同様にコンパレータしきい値を段階的に下げてい
き、出力電圧を段階的にゼロにする。このようにして、
ソフトスタートを実現できる。
【００２８】なお、以上の各実施例では、マイクロコン
ピュータ及びメモリ等の周辺回路を集積化しているが、
本発明はこれに限定されるものではなく、例えば、ＰＷ
Ｍ回路，コンパレータ，カウンタ，Ｄ／Ａコンバータ等
を、マイクロコンピュータ及びメモリ等の周辺回路と共
に同一のチップに集積化する形で実施することもできる
。
ピュータ及びメモリ等の周辺回路を集積化しているが、
本発明はこれに限定されるものではなく、例えば、ＰＷ
Ｍ回路，コンパレータ，カウンタ，Ｄ／Ａコンバータ等
を、マイクロコンピュータ及びメモリ等の周辺回路と共
に同一のチップに集積化する形で実施することもできる
。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
制御回路の主要部が集積化されているので、回路規模が
小さくでき、予めメモリに記憶したデータに基づいて制
御を行うので、出力の周波数，デューティ，振幅の変更
が容易に行える。
制御回路の主要部が集積化されているので、回路規模が
小さくでき、予めメモリに記憶したデータに基づいて制
御を行うので、出力の周波数，デューティ，振幅の変更
が容易に行える。
【００３０】請求項３の発明では、コンパレータの基準
電圧を複数レベルに切り換え、この複数レベルに対する
コンパレータ出力に応じてＰＷＭ回路を最高出力から出
力停止まで段階的に切り換えているので、出力波形のオ
ーバーシュート，リップルが少なくなる。
電圧を複数レベルに切り換え、この複数レベルに対する
コンパレータ出力に応じてＰＷＭ回路を最高出力から出
力停止まで段階的に切り換えているので、出力波形のオ
ーバーシュート，リップルが少なくなる。
【図１】 実施例１のブロック図
【図２】 実施例１の電圧波形図
【図３】 実施例２のブロック図
【図４】 実指例２の説明図。
【図５】 実施例３のブロック図
【図６】 実施例４のブロック図
【図７】 実施例４の説明図。
【図８】 実施例５の説明図
１ マイクロコンピュータ
２ ＰＷＭ回路
３ コンパレータ
４ 電圧検出回路
５ 基準電圧発生回路
６ 第１のカウンタ
７ 第２のカウンタ
Ｄ１ 整流器
Ｐ１ 出力端子
Ｑ２ 高耐圧トランジスタ
Claims (6)
- 【請求項１】 基準クロック周波数を所要周波数に逓
減する第１のカウンタと、該第１のカウンタの出力にも
とづき逓減された所要周波数，所要デューティ比の信号
を生成する第２のカウンタと、第１のカウンタの出力周
波数を基本周波数とするＰＷＭ回路と、該ＰＷＭ回路に
よって１次側が駆動されるコンバータトランスと、該コ
ンバータトランスの２次側に接続した整流器と、該整流
器の出力側に接続され容量性負荷に電力を供給する出力
端と、該出力端とグランド間に接続されたスイッチング
素子と、同じく出力端とグランド間に接続された電圧検
出回路と、該電圧検出回路の出力を基準電圧と比較する
コンパレータと、該コンパレータの出力と前記第２のカ
ウンタの出力により前記ＰＷＭ回路を制御し、第２のカ
ウンタの出力により前記スイッチング素子を制御する制
御手段とを備えた電源装置であって、前記制御手段は、
マイクロコンピュータ及びメモリ等の周辺回路を有する
集積回路で構成されていることを特徴とする電源装置。 - 【請求項２】 制御手段は、第１のカウンタの所要周
波数、第２のカウンタの所要周波数，所要デューティ比
を予めメモリに記憶されているデータにもとづいて決定
するものであることを特徴とする請求項１記載の電源装
置。 - 【請求項３】 制御手段は、コンパレータの基準電圧
を複数レベルに切り換え、該複数レベルに対するコンパ
レータ出力に応じてＰＷＭ回路を最高出力から出力停止
まで段階的に切り換えるものであることを特徴とする請
求項１または請求項２記載の電源装置。 - 【請求項４】 コンバータトランスの２次側に負荷電
流検出回路を設け、制御手段は前記負荷電流検出回路の
出力に応じてＰＷＭ回路の出力の制限または停止を行う
ことを特徴とする請求項１または請求項２または請求項
３記載の電源装置。 - 【請求項５】 スイッチング素子に直列に電流検出回
路を設け、また前記電流検出回路の出力と電圧検出回路
の出力を切り換えてコンパレータに供給するアナログス
イッチを設けて、制御手段は、前記スイッチング素子オ
ンの少なくとも一部のタイミング中、前記アナログスイ
ッチを電流検出回路側に切り換えると共に基準電圧を電
流検出用に切り換えて、その際のコンパレータの出力に
応じて前記スイッチング素子を制御し、その他のタイミ
ング中は、前記アナログスイッチを電圧検出回路側へ切
り換えると共に基準電圧を電圧検出用に切り換えて、そ
の際のコンパレータの出力に応じてＰＷＭ回路を制御す
ることを特徴とする請求項１または請求項２または請求
項３記載の電源装置。 - 【請求項６】 制御手段は、出力の立上がり，立下が
り時に、コンパレータの電圧検出用基準電圧を予めメモ
リに記憶されているデータにもとづいて段階的に切り換
えて最終値に到達させるものであることを特徴とする請
求項１または請求項２記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7762691A JPH04312351A (ja) | 1991-04-10 | 1991-04-10 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7762691A JPH04312351A (ja) | 1991-04-10 | 1991-04-10 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312351A true JPH04312351A (ja) | 1992-11-04 |
Family
ID=13639115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7762691A Withdrawn JPH04312351A (ja) | 1991-04-10 | 1991-04-10 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312351A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07229461A (ja) * | 1994-02-18 | 1995-08-29 | Hanshin Electric Co Ltd | 内燃機関の重ね放電型点火装置 |
| JP2006204020A (ja) * | 2005-01-20 | 2006-08-03 | Rohm Co Ltd | 電源装置および電子装置 |
| JP2007053887A (ja) * | 2005-07-21 | 2007-03-01 | Canon Inc | 画像形成装置 |
| JP2010279128A (ja) * | 2009-05-27 | 2010-12-09 | Nec Corp | Ｄｃｄｃコンバータおよびその起動制御方法 |
| DE10110609B4 (de) * | 2001-03-06 | 2013-01-03 | Fludicon Gmbh | Hochspannungsnetzteil |
-
1991
- 1991-04-10 JP JP7762691A patent/JPH04312351A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07229461A (ja) * | 1994-02-18 | 1995-08-29 | Hanshin Electric Co Ltd | 内燃機関の重ね放電型点火装置 |
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