JPH01321722A - Ｐｗｍ制御装置 - Google Patents
Ｐｗｍ制御装置Info
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- JPH01321722A JPH01321722A JP63153542A JP15354288A JPH01321722A JP H01321722 A JPH01321722 A JP H01321722A JP 63153542 A JP63153542 A JP 63153542A JP 15354288 A JP15354288 A JP 15354288A JP H01321722 A JPH01321722 A JP H01321722A
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- 239000000919 ceramic Substances 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複写機、プリンタなどの低圧、高圧電源をル
制御するＰＷＭ （パルス幅変５ｉ４）制御装置に関す
るものである。
制御するＰＷＭ （パルス幅変５ｉ４）制御装置に関す
るものである。
第６図は従来のＰＷＭ制御装置の要部を示す回路構成図
である。この制御装置は、出力電圧の検出値と基準とな
る設定値とを比較して増幅する誤差増幅器１及び発掘器
２を備えており、ダイオードＤ＋を通して上記出力電圧
の制御レベルとなる直流レベル（Ｓｌ）が得られる。ま
た、発振器２は、抵抗Ｒ１とコンデンサＣ１で周波数が
決定された三角波信号（Ｓ２）を出力し、この信号（Ｓ
２）が上記直流レベル（Ｓｌ）とコンパレータ３で比較
される。そして、このコンパレータ３の出力（Ｓ３）に
よりスイッチング素子が駆動（ＯＮ、０ＦＦ）され、電
源の出力電圧が制御される。その際、抵抗Ｒ２、Ｒ３に
よりＰＷＭのデユーティ（Ｄｕｔｙ）の最大値が決定さ
れる。
である。この制御装置は、出力電圧の検出値と基準とな
る設定値とを比較して増幅する誤差増幅器１及び発掘器
２を備えており、ダイオードＤ＋を通して上記出力電圧
の制御レベルとなる直流レベル（Ｓｌ）が得られる。ま
た、発振器２は、抵抗Ｒ１とコンデンサＣ１で周波数が
決定された三角波信号（Ｓ２）を出力し、この信号（Ｓ
２）が上記直流レベル（Ｓｌ）とコンパレータ３で比較
される。そして、このコンパレータ３の出力（Ｓ３）に
よりスイッチング素子が駆動（ＯＮ、０ＦＦ）され、電
源の出力電圧が制御される。その際、抵抗Ｒ２、Ｒ３に
よりＰＷＭのデユーティ（Ｄｕｔｙ）の最大値が決定さ
れる。
第７図はＬ述の各出力波形を示したものである。
なお、図中、Ｄ２はダイオード、Ｒ４は抵抗である。
（発明が解決しようとする課題〕
しかしながら、上記のようなＰＷＭ制御装置にあっては
、発振器２から出力される一制御用の三角波信号（Ｓ２
）がアナログ信号であるため、ノイズによる波形の乱れ
が多く、従って周波数精度が悪く、三角波の上限値及び
下限値の精度も悪くなるので、デユーティ比設定の誤差
が大きいという問題点があった。
、発振器２から出力される一制御用の三角波信号（Ｓ２
）がアナログ信号であるため、ノイズによる波形の乱れ
が多く、従って周波数精度が悪く、三角波の上限値及び
下限値の精度も悪くなるので、デユーティ比設定の誤差
が大きいという問題点があった。
本発明は、このような問題点に着目してなされたもので
、ノイズの影響が小さく、周波数精度が高く、またデユ
ーティ比設定の誤差が小さいＰＷＭ制御装置を提供する
ものである。
、ノイズの影響が小さく、周波数精度が高く、またデユ
ーティ比設定の誤差が小さいＰＷＭ制御装置を提供する
ものである。
（課題を解決するための手段）
本発明のＰＷＭ制御装置は、電源の出力値を基準値と比
較するコンパレータと、このコンパレータの出力に応じ
て所定値範囲内でカウント値が変化するアップ／ダウン
カウンタと、このアップ／ダウンカウンタのカウント値
を設定値と比較するディジタルコンパレータとを備え、
このディジタルコンパレータの出力により前記スイッチ
ング素子をＰＷＭ制御することをにより電源の出力を制
御する・ようにしたものである。
較するコンパレータと、このコンパレータの出力に応じ
て所定値範囲内でカウント値が変化するアップ／ダウン
カウンタと、このアップ／ダウンカウンタのカウント値
を設定値と比較するディジタルコンパレータとを備え、
このディジタルコンパレータの出力により前記スイッチ
ング素子をＰＷＭ制御することをにより電源の出力を制
御する・ようにしたものである。
また、この発明のＰＷＭ制御装置は、前記コンパレータ
、アップ／ダウンカウンタ及びディジタルコンパレータ
を、ＣＰＵ、ＲＯＪ ＲＡＭ、タイマ、システムクロ
ックゼネレータと共に同一チップ上に形成したものであ
り、更に、前記コンパレータで比較する基準値を前記Ｒ
ＯＭに記憶されたアナログデータあるいはＣＰＵの演算
処理によってＲＡＭに記憶されたアナログデータとし、
１１１記デイジタルコンパレータで比較する設定値は、
ＲＯＭに記憶されたデータあるいはＣＰＵの演算処理に
よってＲＡＭに記憶されたデータとし、前記アップ／ダ
ウンカウンタ及びカウンタを、システムクロックゼネレ
ータからのクロックあるいはその分周クロックにより駆
動させ、前記アップ／ダウンカウンタのカウントする所
定値を前記ＲＯＭに記憶されたデータあるいはｃＰＵの
演算処理によってＲＡＭに記憶されたデータにより設定
し、また前記ＣＰＵの指示により、ディジタルコンパレ
ータの出力が一定となるように制御するようにしたもの
である。
、アップ／ダウンカウンタ及びディジタルコンパレータ
を、ＣＰＵ、ＲＯＪ ＲＡＭ、タイマ、システムクロ
ックゼネレータと共に同一チップ上に形成したものであ
り、更に、前記コンパレータで比較する基準値を前記Ｒ
ＯＭに記憶されたアナログデータあるいはＣＰＵの演算
処理によってＲＡＭに記憶されたアナログデータとし、
１１１記デイジタルコンパレータで比較する設定値は、
ＲＯＭに記憶されたデータあるいはＣＰＵの演算処理に
よってＲＡＭに記憶されたデータとし、前記アップ／ダ
ウンカウンタ及びカウンタを、システムクロックゼネレ
ータからのクロックあるいはその分周クロックにより駆
動させ、前記アップ／ダウンカウンタのカウントする所
定値を前記ＲＯＭに記憶されたデータあるいはｃＰＵの
演算処理によってＲＡＭに記憶されたデータにより設定
し、また前記ＣＰＵの指示により、ディジタルコンパレ
ータの出力が一定となるように制御するようにしたもの
である。
本発明のＰＷＭ制御装置においては、制御用の信号を出
力するコンパレータ及びカウンタ等がディジタル回路で
構成されるので、ノイズに強く、また発振器をセラミッ
ク、水晶などの発振素子を用いて構成できるので周波数
精度が高く、デユーティ比設定誤差も小さい。
力するコンパレータ及びカウンタ等がディジタル回路で
構成されるので、ノイズに強く、また発振器をセラミッ
ク、水晶などの発振素子を用いて構成できるので周波数
精度が高く、デユーティ比設定誤差も小さい。
また、上記各回路をＣＰＵ、ＲＯＭ、ＲＡＭタイマ、シ
ステムクロックゼネレータと共に同一チップ上に形成す
ることができ、そのＲＯＭに記憶されたデータあるいは
ＣＰＵの演算処理によってＲＡＭに記憶されたデータを
コンパレータ及びディジタルコンパレータで比較する基
準値及び設定値とすることができる。
ステムクロックゼネレータと共に同一チップ上に形成す
ることができ、そのＲＯＭに記憶されたデータあるいは
ＣＰＵの演算処理によってＲＡＭに記憶されたデータを
コンパレータ及びディジタルコンパレータで比較する基
準値及び設定値とすることができる。
第１図は本発明の第１実施例を示す回路図である。図に
おいて、１１は外部回路の電源トランスＴの出力値を基
準値と比較するコンパレータ、１２はラッチ、１３はコ
ンパレータ１１の出力に応じて所定値範囲内でカウント
値が変化するアップ／ダウンカウンタ、１４はそのアッ
プ／ダウンカウンタ１３のカウント値をカウントするカ
ウンタ、１５はアップ／ダウンカウンタ１３のカウント
値を設定値と比較するディジタルコンパレータで、比較
データが人力される。１６はアップ／ダウンカウンタ１
３の最大カウント値を検知する最大値検知回路、１７は
アップ／ダウンカウンタ１３の最小カウント値を検知す
る最小値検知回路、１８はこれらの検知回路１６．１７
及びラッチ１２の出力に応じてアップ／ダウンカウンタ
１３のゲートを制御するゲート選択回路、１９゜２０は
セラミック、水晶などの発ＦＡ素子を用いた発振３（ｏ
ｓｃ）、２１はカウンタ１４のカウント終了を検知する
カウント終了検知回路、ＥはトランスＴの直流電源、Ｑ
は上記ディジタルコンパレータ１５の出力によりＰＷＭ
制御されるスイッチグ素子で、このＯＮ、ＯＦＦにより
トランスＴが駆動し、出力電圧Ｖが発生する。なお、図
中ＲＩ１．Ｒ１□は抵抗、ＤＩｌ＋ Ｄ Ｉ２はダイ
オード、Ｃ，、、Ｃ，２はコンデンサである。
おいて、１１は外部回路の電源トランスＴの出力値を基
準値と比較するコンパレータ、１２はラッチ、１３はコ
ンパレータ１１の出力に応じて所定値範囲内でカウント
値が変化するアップ／ダウンカウンタ、１４はそのアッ
プ／ダウンカウンタ１３のカウント値をカウントするカ
ウンタ、１５はアップ／ダウンカウンタ１３のカウント
値を設定値と比較するディジタルコンパレータで、比較
データが人力される。１６はアップ／ダウンカウンタ１
３の最大カウント値を検知する最大値検知回路、１７は
アップ／ダウンカウンタ１３の最小カウント値を検知す
る最小値検知回路、１８はこれらの検知回路１６．１７
及びラッチ１２の出力に応じてアップ／ダウンカウンタ
１３のゲートを制御するゲート選択回路、１９゜２０は
セラミック、水晶などの発ＦＡ素子を用いた発振３（ｏ
ｓｃ）、２１はカウンタ１４のカウント終了を検知する
カウント終了検知回路、ＥはトランスＴの直流電源、Ｑ
は上記ディジタルコンパレータ１５の出力によりＰＷＭ
制御されるスイッチグ素子で、このＯＮ、ＯＦＦにより
トランスＴが駆動し、出力電圧Ｖが発生する。なお、図
中ＲＩ１．Ｒ１□は抵抗、ＤＩｌ＋ Ｄ Ｉ２はダイ
オード、Ｃ，、、Ｃ，２はコンデンサである。
次に動作について説明する。
トランスＴから得られたＡＣ出力は、ダイオードＤＩ２
で整流され、コンデンサＣ３２で平滑される。平滑され
た直流出力は、抵抗Ｒ，，，Ｒ，，で分圧され、コンパ
レータ１１で基準値と比較される。このコンパレータ１
１の出力はラッチ１２でラッチされる。ここで、アップ
／ダウンカウンタ１３は、ラッチ１２の出力がＨ（高レ
ベル）のときアップカウンタに、ラッチ１２の出力がＬ
（低レベル）のときダウンカウンタになる。また、ゲー
ト選択回路１８は、最大値検知回路１６により最大カウ
ント値が検知されかつラッチ１２の出力がＨのときと、
最小値回路１７により最小カウント値が検知されかつラ
ッチ１２の出力がＬのとき、アップ／ダウンカンシタ１
３のカウントゲートを閉じ、カウント動作を停止させる
。このとき、発振器１９はラッチ１２とアップ／ダウン
カウンタ１３の駆動用クロックを与えている。
で整流され、コンデンサＣ３２で平滑される。平滑され
た直流出力は、抵抗Ｒ，，，Ｒ，，で分圧され、コンパ
レータ１１で基準値と比較される。このコンパレータ１
１の出力はラッチ１２でラッチされる。ここで、アップ
／ダウンカウンタ１３は、ラッチ１２の出力がＨ（高レ
ベル）のときアップカウンタに、ラッチ１２の出力がＬ
（低レベル）のときダウンカウンタになる。また、ゲー
ト選択回路１８は、最大値検知回路１６により最大カウ
ント値が検知されかつラッチ１２の出力がＨのときと、
最小値回路１７により最小カウント値が検知されかつラ
ッチ１２の出力がＬのとき、アップ／ダウンカンシタ１
３のカウントゲートを閉じ、カウント動作を停止させる
。このとき、発振器１９はラッチ１２とアップ／ダウン
カウンタ１３の駆動用クロックを与えている。
すなわち、コンデンサＣＩ２の両端の電圧Ｖが小さいと
きには、アップ／ダウンカウンタ！３の値を発振器１９
のタイミングでカウントアツプして行き、上限（カウン
ト値最大検知）に達したときにカウントを停止し、電圧
Ｖが大きいときに、アップ／ダウンカウンタ１３の値を
発振器１９のタイミングでカウントダウンして行き、下
限（カウント値最小検知）に達したときにカウントを停
止する。そして、上記電圧Ｖと基準値との比較結果に応
じて、アップ／ダウンカウンタ１３のカウント値が上下
する。
きには、アップ／ダウンカウンタ！３の値を発振器１９
のタイミングでカウントアツプして行き、上限（カウン
ト値最大検知）に達したときにカウントを停止し、電圧
Ｖが大きいときに、アップ／ダウンカウンタ１３の値を
発振器１９のタイミングでカウントダウンして行き、下
限（カウント値最小検知）に達したときにカウントを停
止する。そして、上記電圧Ｖと基準値との比較結果に応
じて、アップ／ダウンカウンタ１３のカウント値が上下
する。
また、カウンタ１４は１発振器２０のクロックでカウン
トダウンする。そして、カウント終了検知回路２１がカ
ウンタ１４の値が０であることを検知すると、その検知
したタイミングでカウンタ１４を介してアップ／ダウン
カウンタ！３の値がリードされ、ディジタルコンパレー
タ１５に出力される。このディジタルとコンパレータ１
５は、カウンタ１４のデータと所定のデータとを比較す
るもので、その出力はスイッチング素子Ｑのベースに与
えられ、スイッチング素子ＱがＯＦＦ幅−１−定のＰＷ
Ｍ波形信号で駆動される。このようにして、スイッチン
グ素子ＱをＯＮ、ＯＦＦすることにより、トランスＴを
介して２次側に所定の電力を給電することができる。
トダウンする。そして、カウント終了検知回路２１がカ
ウンタ１４の値が０であることを検知すると、その検知
したタイミングでカウンタ１４を介してアップ／ダウン
カウンタ！３の値がリードされ、ディジタルコンパレー
タ１５に出力される。このディジタルとコンパレータ１
５は、カウンタ１４のデータと所定のデータとを比較す
るもので、その出力はスイッチング素子Ｑのベースに与
えられ、スイッチング素子ＱがＯＦＦ幅−１−定のＰＷ
Ｍ波形信号で駆動される。このようにして、スイッチン
グ素子ＱをＯＮ、ＯＦＦすることにより、トランスＴを
介して２次側に所定の電力を給電することができる。
すなわち、カウンタ１４とディジタルコンパレータ１５
でＰＷＭ信号を発生させ、アップ／ダウンカウンタ１３
でＰＷＭの幅（デユーティ比）を変化させ、またコンパ
レータ１１の出力でアップ／ダウンカウンタ１３のカウ
ント値を変化させることにより、出力電圧Ｖを一定に制
御している。
でＰＷＭ信号を発生させ、アップ／ダウンカウンタ１３
でＰＷＭの幅（デユーティ比）を変化させ、またコンパ
レータ１１の出力でアップ／ダウンカウンタ１３のカウ
ント値を変化させることにより、出力電圧Ｖを一定に制
御している。
第２図は本発明の第２実施例を示す図である。
図中、２２はｃｐｕ、２３はＲＯＭ、２４はＲＡＭ、２
５はＣＰＵ２２で制御されるタイマ、２６はシステムク
ロックゼネレータ、２７はラッチ、２８はラッチ２７の
出力データをＤ／Ａ（ディジタル／アナログ）変換する
Ｄ／Ａ変換器で、これらはコンパレータ１１、アップ／
ダウンカウンタ１３、カウンタ１４、ディジタルコンパ
レータ１５等の各回路と共に同一チップ上に形成されて
いる。
５はＣＰＵ２２で制御されるタイマ、２６はシステムク
ロックゼネレータ、２７はラッチ、２８はラッチ２７の
出力データをＤ／Ａ（ディジタル／アナログ）変換する
Ｄ／Ａ変換器で、これらはコンパレータ１１、アップ／
ダウンカウンタ１３、カウンタ１４、ディジタルコンパ
レータ１５等の各回路と共に同一チップ上に形成されて
いる。
上記ＲＯＭ２３にはＣＰＵ２２を動かすプログラム及び
必要なデータがあらかじめ記憶されており、ＣＰＵ２２
の演算処理によって得られたデータはＲＡＭ２４に記憶
される。そして、ＣＰＵ２２はＲＯＭ２３あるいはＲＡ
Ｍ２４上のデータをラッチ２７へ転送し、ラッチ２７の
データはＤ／Ａ変換器２８でＤ／Ａ変換された後、コン
パレータ１１に基準の電圧値として供給される。すなわ
ち、ＣＰＵ２２は、コンパレータ１１の入力基準電圧を
設定し、出力電圧Ｖを任意に設定することができる。ま
た、このＣＰＵ２２により、タイマを用いてＤ／Ａ変換
器２８の出方を所定の時間ごとに、１］標設定値に近づ
けていくことができ、これによりソフトスタート機能を
持たせることができる。
必要なデータがあらかじめ記憶されており、ＣＰＵ２２
の演算処理によって得られたデータはＲＡＭ２４に記憶
される。そして、ＣＰＵ２２はＲＯＭ２３あるいはＲＡ
Ｍ２４上のデータをラッチ２７へ転送し、ラッチ２７の
データはＤ／Ａ変換器２８でＤ／Ａ変換された後、コン
パレータ１１に基準の電圧値として供給される。すなわ
ち、ＣＰＵ２２は、コンパレータ１１の入力基準電圧を
設定し、出力電圧Ｖを任意に設定することができる。ま
た、このＣＰＵ２２により、タイマを用いてＤ／Ａ変換
器２８の出方を所定の時間ごとに、１］標設定値に近づ
けていくことができ、これによりソフトスタート機能を
持たせることができる。
第３図は、本発明の第３実施例を示す図である。図中、
２９．３０はＣＰＵバスに接続されたラッチ、３１はラ
ッチ２９とアップ／ダウンカウンタ１３のデータを比較
するコンパレータである。ＣＰＵ２２はＲＯＭ２３あル
イはＲＡＭ２４上のデータをラッチ３ｏへ転送し、コン
パレータ１５はそのラッチ３０とカウンタ１４のデータ
を比較してＰＷＭ出力を出す。このとき、ラッチ３０の
データにより、スイッチング素子ＱのＯＦＦ時間が決定
される。すなわち、ＣＰＵ２２により、トランスＴ、コ
ンデンサｃ■などの部品に依存する最適なＯＦＦ時間を
設定することができる。また、ＣＰＵ２２は、ＣＰＵバ
ス、ラッチ３０を介してコンパレータ１５に最大値を送
り、スイッチング素子Ｑを常にＯＦＦすることができる
。同時に、ＣＰＵ２２はＲＯＭ２３あるいはＲＡＭ２４
上のデータをラッチ２９へ転送する。
２９．３０はＣＰＵバスに接続されたラッチ、３１はラ
ッチ２９とアップ／ダウンカウンタ１３のデータを比較
するコンパレータである。ＣＰＵ２２はＲＯＭ２３あル
イはＲＡＭ２４上のデータをラッチ３ｏへ転送し、コン
パレータ１５はそのラッチ３０とカウンタ１４のデータ
を比較してＰＷＭ出力を出す。このとき、ラッチ３０の
データにより、スイッチング素子ＱのＯＦＦ時間が決定
される。すなわち、ＣＰＵ２２により、トランスＴ、コ
ンデンサｃ■などの部品に依存する最適なＯＦＦ時間を
設定することができる。また、ＣＰＵ２２は、ＣＰＵバ
ス、ラッチ３０を介してコンパレータ１５に最大値を送
り、スイッチング素子Ｑを常にＯＦＦすることができる
。同時に、ＣＰＵ２２はＲＯＭ２３あるいはＲＡＭ２４
上のデータをラッチ２９へ転送する。
コンパレータ３１はこのラッチ２９がらのデータとアッ
プ／ダウンカウンタ１３のデータを比較し、アップ／ダ
ウンカウンタ１３のデータがラッチ２９からのデータと
等しいが大きいときはゲート選択回路１８を通してアッ
プ／ダウンカウンタ１３のカウントアツプを禁止する。
プ／ダウンカウンタ１３のデータを比較し、アップ／ダ
ウンカウンタ１３のデータがラッチ２９からのデータと
等しいが大きいときはゲート選択回路１８を通してアッ
プ／ダウンカウンタ１３のカウントアツプを禁止する。
このコンパレータ３１は一致回路であってもよい。すな
わち、アップ／ダウンカウンタ１３の上限をＣＰＵ２２
によりラッチ２９に送られたデータで設定でき、コンパ
レータ１５のＯＮ時間の最大値もＣＰＵ２２により設定
でき、スイッチング素子Ｑ ＋２に対し、過大のＯＮ時
間を与えすぎて破壊する危険をなくすることができる。
わち、アップ／ダウンカウンタ１３の上限をＣＰＵ２２
によりラッチ２９に送られたデータで設定でき、コンパ
レータ１５のＯＮ時間の最大値もＣＰＵ２２により設定
でき、スイッチング素子Ｑ ＋２に対し、過大のＯＮ時
間を与えすぎて破壊する危険をなくすることができる。
また、出力電圧Ｖの過電圧も防ぐことができ、更にＣＰ
Ｕ２２によりコンパレータ３１へのデータを所定の時間
ごとに設定値へ近づけていくことにより、ソフトスター
ト機能を持たせることができる。
Ｕ２２によりコンパレータ３１へのデータを所定の時間
ごとに設定値へ近づけていくことにより、ソフトスター
ト機能を持たせることができる。
第４図は本発明の第４実施例を示す図である。
この実施例においては、ラッチ１２．アップダウンカウ
ンタ１３のクロック及びカウンタ１４のクロックとして
、システムクロックゼネレータ２６の発振機の出力ある
いはその分周クロックを供給している。すなわち、余分
な発振器を必要とせず、ＣＰＵ２２と同期しているため
、クロックによるノイズ、誤動作を軽減できると共に、
ＣＰＵ２２によるデータ転送時の同期がとれ、異常カウ
ントを′防ぐことができる。
ンタ１３のクロック及びカウンタ１４のクロックとして
、システムクロックゼネレータ２６の発振機の出力ある
いはその分周クロックを供給している。すなわち、余分
な発振器を必要とせず、ＣＰＵ２２と同期しているため
、クロックによるノイズ、誤動作を軽減できると共に、
ＣＰＵ２２によるデータ転送時の同期がとれ、異常カウ
ントを′防ぐことができる。
以上、谷実施例について述べたが、本発明の制御装置は
、従来装置と比較して以下のような種々の利点を有して
いる。すなちわ、 ′（イ）カウンタでＰＷＭ制御回
路を構成しているため、ノイズに強く、周波数、最大デ
ユーティの粘度が高い。
、従来装置と比較して以下のような種々の利点を有して
いる。すなちわ、 ′（イ）カウンタでＰＷＭ制御回
路を構成しているため、ノイズに強く、周波数、最大デ
ユーティの粘度が高い。
（ロ）また、周波数、最大デユーティのバラツキが小さ
い。
い。
（ハ）周波数、デユーティ比をディジタルデータで設定
できる。
できる。
（ニ）電源変動に強い。
（ホ）誤差増幅器、Ａ／Ｄ変換器を必要とせず、コンパ
レータのみで構成でき制御積度な高くできる。
レータのみで構成でき制御積度な高くできる。
（へ）ゲートアレイなどのディジタルＩＣ化が可能であ
り、またマイクロコンピュータと同一チップ上に構成す
ることができる。
り、またマイクロコンピュータと同一チップ上に構成す
ることができる。
第５図は上記実施例で示したＣＰＵ２２のデータ人力動
作を示すフローチャートである。前述のように、検出値
など各データが入力されると（ステップＳ、）、ＣＰＵ
２２は演算処理を行い（ステップＳ２）、その処理結果
をＲＡＭ２４に記憶する（ステップＳ３）。そして、こ
のＲＡＭ２４に記憶されたデータあるいはＲＯＭ２３に
記憶されたデータを各ラッチに転送しくステップＳ４）
、そのデータなり／Ａ変換した後、各コンパレータ１１
あるいはディジタルコンパレータ１５に比較データとし
て人力させる。
作を示すフローチャートである。前述のように、検出値
など各データが入力されると（ステップＳ、）、ＣＰＵ
２２は演算処理を行い（ステップＳ２）、その処理結果
をＲＡＭ２４に記憶する（ステップＳ３）。そして、こ
のＲＡＭ２４に記憶されたデータあるいはＲＯＭ２３に
記憶されたデータを各ラッチに転送しくステップＳ４）
、そのデータなり／Ａ変換した後、各コンパレータ１１
あるいはディジタルコンパレータ１５に比較データとし
て人力させる。
以上のように、本発明によれば、制御用の信号を出力、
するコンパレータ及びカウンタ等がディジタル回路で構
成されるので、ノイズの影響が小さく、周波数精度が高
くなると共に、デユーティ比設定の誤差が小さくなると
いう効果があり、また、各回路をＣＰＵ、ＲＯＭ、ＲＡ
Ｍ、タイマ。
するコンパレータ及びカウンタ等がディジタル回路で構
成されるので、ノイズの影響が小さく、周波数精度が高
くなると共に、デユーティ比設定の誤差が小さくなると
いう効果があり、また、各回路をＣＰＵ、ＲＯＭ、ＲＡ
Ｍ、タイマ。
システムクロックゼネレータと共に同一チップ上に設け
ることができる効果がある。
ることができる効果がある。
第１図は本発明の第１実施例を示す回路構成図、第２図
は本発明の第２実施例を示す回路構成図、第３図は本発
明の第３実施例を示す回路構成図、第４図は本発明の第
４実施例を示す回路構成図、第５図はＣＰＵのデータ人
力動作を示すフローチャート、第６図は従来のＰＷＭ制
御装置の要部を示す回路構成図、第７図は第６図の各部
の出力波形図である。 １１−−−−−−コンパレータ １３−・−アップ／ダウンカウンタ １４−−−−−カウンタ １５−・−ディジタルコンパレータ １９．２０−−−−−発振器 ２２−−−−ＣＰＵ ２３−−−− ＲＯＭ ２４−−−− ＲＡ Ｍ ２５・峠・−タイマ ２６−−−−−システムクロックゼネレータ７．２９．
３０−−−−−ラッチ ３１−−−−−コンパレータ Ｔ −−−−一重部トランス Ｅ −−−−−−直流電源 Ｑ −−−−−−スイッチング素子
は本発明の第２実施例を示す回路構成図、第３図は本発
明の第３実施例を示す回路構成図、第４図は本発明の第
４実施例を示す回路構成図、第５図はＣＰＵのデータ人
力動作を示すフローチャート、第６図は従来のＰＷＭ制
御装置の要部を示す回路構成図、第７図は第６図の各部
の出力波形図である。 １１−−−−−−コンパレータ １３−・−アップ／ダウンカウンタ １４−−−−−カウンタ １５−・−ディジタルコンパレータ １９．２０−−−−−発振器 ２２−−−−ＣＰＵ ２３−−−− ＲＯＭ ２４−−−− ＲＡ Ｍ ２５・峠・−タイマ ２６−−−−−システムクロックゼネレータ７．２９．
３０−−−−−ラッチ ３１−−−−−コンパレータ Ｔ −−−−一重部トランス Ｅ −−−−−−直流電源 Ｑ −−−−−−スイッチング素子
Claims (7)
- （１）スイッチング素子のＰＷＭ制御により電源の出力
を制御するＰＷＭ制御装置において、前記電源の出力値
を基準値と比較するコンパレータと、このコンパレータ
の出力に応じて所定値範囲内でカウント値が変化するア
ップ／ダウンカウンタと、このアップ／ダウンカウンタ
のカウント値を設定値と比較するディジタルコンパレー
タとを備え、このディジタルコンパレータの出力により
前記スイッチング素子をＰＷＭ制御することを特徴とす
るＰＷＭ制御装置。 - （２）前記コンパレータ、アップ／ダウンカウンタ及び
ディジタルコンパレータは、ＣＰＵ、ＲＯＭ、ＲＡＭ、
タイマ、システムクロックゼネレータと共に同一チップ
上に形成したことを特徴とする請求項１記載のＰＷＭ制
御装置。 - （３）前記コンパレータで比較する基準値は、ＲＯＭに
記憶されたアナログデータあるいはＣＰＵの演算処理に
よってＲＡＭに記憶されたアナログデータとしたことを
特徴とする請求項２記載のＰＷＭ制御装置。 - （４）前記ディジタルコンパレータで比較する設定値は
、ＲＯＭに記憶されたデータあるいはＣＰＵの演算処理
によってＲＡＭに記憶されたデータとしたことを特徴と
する請求項２または３記載のＰＷＭ制御装置。 - （５）前記アップ／ダウンカウンタ及びカウンタは、シ
ステムクロックゼネレータからのクロックあるいはその
分周クロックにより駆動することを特徴とする請求項２
ないし４何れか記載のＰＷＭ制御装置。 - （６）前記アップ／ダウンカウンタのカウントする所定
値は、ＲＯＭに記憶されたデータあるいはＣＰＵの演算
処理によってＲＡＭに記憶されたデータにより設定する
ことを特徴とする請求項２ないし５何れか記載のＰＷＭ
制御装置。 - （７）前記ＣＰＵの指示により、ディジタルコンパレー
タの出力が一定となるように制御することを特徴とする
請求項２ないし６何れか記載のＰＷＭ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153542A JP3023680B2 (ja) | 1988-06-23 | 1988-06-23 | Ｐｗｍ制御装置 |
| EP89106352A EP0337368B1 (en) | 1988-04-12 | 1989-04-11 | Controller |
| DE68929285T DE68929285T2 (de) | 1988-04-12 | 1989-04-11 | Steuerungsgerät |
| US07/925,425 US5414862A (en) | 1988-04-12 | 1992-08-10 | Apparatus for controlling a power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153542A JP3023680B2 (ja) | 1988-06-23 | 1988-06-23 | Ｐｗｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321722A true JPH01321722A (ja) | 1989-12-27 |
| JP3023680B2 JP3023680B2 (ja) | 2000-03-21 |
Family
ID=15564794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153542A Expired - Fee Related JP3023680B2 (ja) | 1988-04-12 | 1988-06-23 | Ｐｗｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023680B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448827B1 (en) | 1999-11-26 | 2002-09-10 | Nec Corporation | Three-phase pulse width modulation waveform generator |
| US7362591B2 (en) | 2005-07-12 | 2008-04-22 | Brother Kogyo Kabushiki Kaisha | Power supply device and image forming apparatus |
-
1988
- 1988-06-23 JP JP63153542A patent/JP3023680B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448827B1 (en) | 1999-11-26 | 2002-09-10 | Nec Corporation | Three-phase pulse width modulation waveform generator |
| US7362591B2 (en) | 2005-07-12 | 2008-04-22 | Brother Kogyo Kabushiki Kaisha | Power supply device and image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3023680B2 (ja) | 2000-03-21 |
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