JPH0549252A - インバータ - Google Patents
インバータInfo
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- JPH0549252A JPH0549252A JP3205348A JP20534891A JPH0549252A JP H0549252 A JPH0549252 A JP H0549252A JP 3205348 A JP3205348 A JP 3205348A JP 20534891 A JP20534891 A JP 20534891A JP H0549252 A JPH0549252 A JP H0549252A
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- data
- output
- pwm
- duty
- cpu
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Abstract
(57)【要約】
【目的】 入力電源や出力負荷の急激な変動に対しても
安定した二次側出力が得られ、信頼性の高いインバータ
を提供する。 【構成】 二次側出力をデジタル式のＰＷＭ手段（２，
２１，２２，２３）に帰還するインバータにおいて、上
記帰還手段は、二次側出力を所定値にすべく上記検出手
段出力に基づいてスイッチングパルスのデューティを設
定するデータを生成して上記ＰＷＭ手段（２，２１，２
２，２３）に送出する制御手段１と、検出された二次側
出力を設定値と比較し、該比較結果を上記ＰＷＭ手段
（２，２１，２２，２３）に出力する比較回路５とから
構成され、上記ＰＷＭ手段（２，２１，２２，２３）
は、上記比較回路５からの比較結果に応じた補正データ
を生成し、該補正データで上記制御手段１のデータに補
正を施して得られたデューティのスイッチングパルスを
生成するように構成されている。
安定した二次側出力が得られ、信頼性の高いインバータ
を提供する。 【構成】 二次側出力をデジタル式のＰＷＭ手段（２，
２１，２２，２３）に帰還するインバータにおいて、上
記帰還手段は、二次側出力を所定値にすべく上記検出手
段出力に基づいてスイッチングパルスのデューティを設
定するデータを生成して上記ＰＷＭ手段（２，２１，２
２，２３）に送出する制御手段１と、検出された二次側
出力を設定値と比較し、該比較結果を上記ＰＷＭ手段
（２，２１，２２，２３）に出力する比較回路５とから
構成され、上記ＰＷＭ手段（２，２１，２２，２３）
は、上記比較回路５からの比較結果に応じた補正データ
を生成し、該補正データで上記制御手段１のデータに補
正を施して得られたデューティのスイッチングパルスを
生成するように構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、トランスの一次側をス
イッチングすることにより得られる二次側出力を帰還
（フィードバック）させることにより、二次側に安定化
された出力を供給するインバータに関する。
イッチングすることにより得られる二次側出力を帰還
（フィードバック）させることにより、二次側に安定化
された出力を供給するインバータに関する。
【０００２】
【従来の技術】近年、充電器等に採用されるインバータ
にもマイコンが内蔵されるようになり、これによってイ
ンバータの動作もマイコン処理により制御されるように
なってきている。図１２は、かかるマイコンにより制御
されるデジタル式のパルス幅変調（ＰＷＭ）手段を用い
たインバータを示し、図１３はマイコンの動作を示すフ
ローチャートを示している。
にもマイコンが内蔵されるようになり、これによってイ
ンバータの動作もマイコン処理により制御されるように
なってきている。図１２は、かかるマイコンにより制御
されるデジタル式のパルス幅変調（ＰＷＭ）手段を用い
たインバータを示し、図１３はマイコンの動作を示すフ
ローチャートを示している。
【０００３】このインバータは、トランスＴの一次コイ
ルＬ1に入力された直流を、ＰＷＭ１２２からのスイッ
チングパルスでオンオフされるスイッチング素子Ｑ1に
よりスイッチングして二次コイルＬ2に所定の交流電圧
を誘起させ、この誘起電圧をダイオードＤ、コンデンサ
Ｃで整流平滑して、図外の蓄電池やモータ等の負荷へ供
給するようになされている。また、二次側の出力電流は
抵抗Ｒの両端に発生する電圧は、増幅器１２３を介して
Ａ／Ｄ変換器１２４にフィードバックされ、該Ａ／Ｄ変
換器１２４でデジタル値に変換された後、ＣＰＵ１２１
に読込むことにより検出される。ＣＰＵ１２１では二次
側電流値、すなわちＡ／Ｄ変換器１２４からのデータと
設定値とを比較して出力電流が設定値になるようにスイ
ッチングパルスのデューティ、すなわちオン時間ＴONや
オフ時間ＴOFFが設定される。
ルＬ1に入力された直流を、ＰＷＭ１２２からのスイッ
チングパルスでオンオフされるスイッチング素子Ｑ1に
よりスイッチングして二次コイルＬ2に所定の交流電圧
を誘起させ、この誘起電圧をダイオードＤ、コンデンサ
Ｃで整流平滑して、図外の蓄電池やモータ等の負荷へ供
給するようになされている。また、二次側の出力電流は
抵抗Ｒの両端に発生する電圧は、増幅器１２３を介して
Ａ／Ｄ変換器１２４にフィードバックされ、該Ａ／Ｄ変
換器１２４でデジタル値に変換された後、ＣＰＵ１２１
に読込むことにより検出される。ＣＰＵ１２１では二次
側電流値、すなわちＡ／Ｄ変換器１２４からのデータと
設定値とを比較して出力電流が設定値になるようにスイ
ッチングパルスのデューティ、すなわちオン時間ＴONや
オフ時間ＴOFFが設定される。
【０００４】図１３のフローチャートにおいては、先
ず、Ａ／Ｄ変換器１２４からの出力が読込まれ（ステッ
プＳ１３１）、ここで該出力の状態が判別される（ステ
ップＳ１３２）。出力が設定値未満であればデューティ
を大きくするようにＰＷＭ１２２に所定のデータを出力
し（ステップＳ１３３，Ｓ１３５）、逆に、出力が設定
値を越えているとデューティを小さくするようにＰＷＭ
１２２に所定のデータを出力し（ステップＳ１３４，Ｓ
１３５）、出力が設定値に一致しているときはそのまま
同一データを出力する（ステップＳ１３５）。そして、
かかるプログラムが所定周期で実行される毎にデューテ
ィの設定が繰り返し行われ、これにより二次側出力が設
定値に安定化される。
ず、Ａ／Ｄ変換器１２４からの出力が読込まれ（ステッ
プＳ１３１）、ここで該出力の状態が判別される（ステ
ップＳ１３２）。出力が設定値未満であればデューティ
を大きくするようにＰＷＭ１２２に所定のデータを出力
し（ステップＳ１３３，Ｓ１３５）、逆に、出力が設定
値を越えているとデューティを小さくするようにＰＷＭ
１２２に所定のデータを出力し（ステップＳ１３４，Ｓ
１３５）、出力が設定値に一致しているときはそのまま
同一データを出力する（ステップＳ１３５）。そして、
かかるプログラムが所定周期で実行される毎にデューテ
ィの設定が繰り返し行われ、これにより二次側出力が設
定値に安定化される。
【０００５】
【発明が解決しようとする課題】上記従来のインバータ
は、二次側出力をフィードバックして該二次側出力を一
定に保持するようにＰＷＭ１２２を制御しているが、通
常、一次側の入力電源や二次側の負荷は一定ではなく、
絶えず変化している。
は、二次側出力をフィードバックして該二次側出力を一
定に保持するようにＰＷＭ１２２を制御しているが、通
常、一次側の入力電源や二次側の負荷は一定ではなく、
絶えず変化している。
【０００６】例えば、一次側電源は、図１４に示すよう
に、商用電源等のＡＣ入力をダイオードブリッジＤＢで
全波整流し、コンデンサＣ0で平滑して得る構成が一般
的であるが、この場合、インバータの一次側の整流平滑
電源はＡＣ電源の２倍の周波数で変動している（図１５
（ａ））。この変動量は、充電器の小型化等の要請下で
は大容量、大型のコンデンサＣ0の内蔵が困難なため及
びその他の理由から、例えば２０〜３０％程度の比較的
大きな値となっている。従って、この略８ｍｓｅｃ周期
の変動に対してもＰＷＭ制御が施されなければ、出力の
安定化が達成し得ないこととなる。
に、商用電源等のＡＣ入力をダイオードブリッジＤＢで
全波整流し、コンデンサＣ0で平滑して得る構成が一般
的であるが、この場合、インバータの一次側の整流平滑
電源はＡＣ電源の２倍の周波数で変動している（図１５
（ａ））。この変動量は、充電器の小型化等の要請下で
は大容量、大型のコンデンサＣ0の内蔵が困難なため及
びその他の理由から、例えば２０〜３０％程度の比較的
大きな値となっている。従って、この略８ｍｓｅｃ周期
の変動に対してもＰＷＭ制御が施されなければ、出力の
安定化が達成し得ないこととなる。
【０００７】しかしながら、このＰＷＭ１２２を制御し
ているＣＰＵ１２１は、図１３で説明したように二次側
出力を読込み、判断してデータを生成し、該生成したデ
ータをＰＷＭ１２２に送出する処理と、通常は満充電制
御やその他の処理も行っているために、ＰＷＭ１２２へ
の制御は１〜２ｍｓｅｃの周期毎にしか行えない現状に
ある（図１５（ｂ））。従って、例えばＣＰＵ１２１の
制御が２ｍｓｅｃ毎とすると、上記８ｍｓｅｃの周期で
２０〜３０％も変動する電源電圧に対して４回の制御で
出力を一定に保持せねばならず、かかる状況では好適な
追従制御を行うことは極めて困難である（図１５
（ｃ），（ｄ））。また、二次側の負荷も急激な変動を
生ずることがあるため、上記の如き低周期的な制御では
追従し得ない場合が出てくる可能性がある。
ているＣＰＵ１２１は、図１３で説明したように二次側
出力を読込み、判断してデータを生成し、該生成したデ
ータをＰＷＭ１２２に送出する処理と、通常は満充電制
御やその他の処理も行っているために、ＰＷＭ１２２へ
の制御は１〜２ｍｓｅｃの周期毎にしか行えない現状に
ある（図１５（ｂ））。従って、例えばＣＰＵ１２１の
制御が２ｍｓｅｃ毎とすると、上記８ｍｓｅｃの周期で
２０〜３０％も変動する電源電圧に対して４回の制御で
出力を一定に保持せねばならず、かかる状況では好適な
追従制御を行うことは極めて困難である（図１５
（ｃ），（ｄ））。また、二次側の負荷も急激な変動を
生ずることがあるため、上記の如き低周期的な制御では
追従し得ない場合が出てくる可能性がある。
【０００８】本発明は、上記に鑑みてなされたもので、
ＣＰＵで生成される制御値に補正値を加味させるハード
構成を付加してなり、その目的とするところは、入力電
源や出力負荷の急激な変動に対しても安定した出力が得
られ、信頼性の高いインバータを提供することにある。
ＣＰＵで生成される制御値に補正値を加味させるハード
構成を付加してなり、その目的とするところは、入力電
源や出力負荷の急激な変動に対しても安定した出力が得
られ、信頼性の高いインバータを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、トランスと、
該トランスの一次側をスイッチングするスイッチング素
子と、該スイッチング素子をオンオフ制御すべくスイッ
チングパルスを送出するデジタル式のＰＷＭ手段と、上
記トランスの二次側出力を検出する検出手段と、検出さ
れた二次側出力を帰還させて該二次側出力を所定値に安
定化させる帰還手段とを有するインバータにおいて、上
記帰還手段は、二次側出力を所定値にすべく上記検出手
段出力に基づいてスイッチングパルスのデューティを設
定するデータを生成して上記ＰＷＭ手段に送出する制御
手段と、検出された二次側出力を設定値と比較し、該比
較結果を上記ＰＷＭ手段に出力する比較回路とから構成
され、上記ＰＷＭ手段は、上記比較回路からの比較結果
に応じた補正データを生成し、該補正データで上記制御
手段のデータに補正を施して得られたデューティのスイ
ッチングパルスを生成するように構成されたものであ
る。
該トランスの一次側をスイッチングするスイッチング素
子と、該スイッチング素子をオンオフ制御すべくスイッ
チングパルスを送出するデジタル式のＰＷＭ手段と、上
記トランスの二次側出力を検出する検出手段と、検出さ
れた二次側出力を帰還させて該二次側出力を所定値に安
定化させる帰還手段とを有するインバータにおいて、上
記帰還手段は、二次側出力を所定値にすべく上記検出手
段出力に基づいてスイッチングパルスのデューティを設
定するデータを生成して上記ＰＷＭ手段に送出する制御
手段と、検出された二次側出力を設定値と比較し、該比
較結果を上記ＰＷＭ手段に出力する比較回路とから構成
され、上記ＰＷＭ手段は、上記比較回路からの比較結果
に応じた補正データを生成し、該補正データで上記制御
手段のデータに補正を施して得られたデューティのスイ
ッチングパルスを生成するように構成されたものであ
る。
【００１０】また、前記ＰＷＭ手段として、前記制御手
段のデータによって設定されるデューティに最大値を設
けるようにしてもよい（請求項２）。
段のデータによって設定されるデューティに最大値を設
けるようにしてもよい（請求項２）。
【００１１】
【作用】本発明によれば、トランスの一次側をＰＷＭ手
段からのスイッチングパルスでオンオフされるスイッチ
ング素子によりスイッチングして二次側に交流出力が送
出される。また、検出手段で検出された二次側出力は、
プログラム実行周期毎に、制御手段に取り込まれ、ここ
で二次側出力を所定値にすべく、スイッチングパルスの
デューティを設定するデータが生成されて上記ＰＷＭ手
段に送出される。一方、検出された二次側出力は比較回
路にも導かれ、ここで設定値と比較され、その比較結果
が上記ＰＷＭ手段に出力される。ＰＷＭ手段では、上記
比較回路からの比較結果に応じた補正データが生成さ
れ、この補正データで上記制御手段からのデータに補正
が施こされ、この補正により得られた値に応じたデュー
ティのスイッチングパルスが生成されて上記スイッチン
グ素子に導かれる。
段からのスイッチングパルスでオンオフされるスイッチ
ング素子によりスイッチングして二次側に交流出力が送
出される。また、検出手段で検出された二次側出力は、
プログラム実行周期毎に、制御手段に取り込まれ、ここ
で二次側出力を所定値にすべく、スイッチングパルスの
デューティを設定するデータが生成されて上記ＰＷＭ手
段に送出される。一方、検出された二次側出力は比較回
路にも導かれ、ここで設定値と比較され、その比較結果
が上記ＰＷＭ手段に出力される。ＰＷＭ手段では、上記
比較回路からの比較結果に応じた補正データが生成さ
れ、この補正データで上記制御手段からのデータに補正
が施こされ、この補正により得られた値に応じたデュー
ティのスイッチングパルスが生成されて上記スイッチン
グ素子に導かれる。
【００１２】また、請求項２記載の発明によれば、ＰＷ
Ｍ手段は、制御手段で生成されるデューティデータが予
め定めた値を越えたときは、その値（最大値）に規制さ
れる。これにより、制御量が大きく変動することがなく
なり、制御範囲を逸脱することがなくなる。
Ｍ手段は、制御手段で生成されるデューティデータが予
め定めた値を越えたときは、その値（最大値）に規制さ
れる。これにより、制御量が大きく変動することがなく
なり、制御範囲を逸脱することがなくなる。
【００１３】
【実施例】図１〜図４は、本発明に係るインバータの第
１の実施例を説明するための図である。図１はインバー
タの回路図、図２はデューティ制御のためのＣＰＵ側と
ＰＷＭ側の動作を示すフローチャート、図３はスイッチ
ングパルスによるスイッチング周期とＣＰＵの制御ルー
プの周期との関係を示すタイムチャート、図４はデュー
ティ制御を説明するためのスイッチングパルス波形であ
る。
１の実施例を説明するための図である。図１はインバー
タの回路図、図２はデューティ制御のためのＣＰＵ側と
ＰＷＭ側の動作を示すフローチャート、図３はスイッチ
ングパルスによるスイッチング周期とＣＰＵの制御ルー
プの周期との関係を示すタイムチャート、図４はデュー
ティ制御を説明するためのスイッチングパルス波形であ
る。
【００１４】図１において、Ｔはスイッチング用のトラ
ンスで、その一次コイルＬ1に直列にＦＥＴ等のスイッ
チング素子Ｑ1が接続されている。トランスＴは、一次
コイルＬ1に、例えば交流電源が整流、平滑されて入力
されるＡＣ入力が印加されており、上記スイッチング素
子Ｑ1が後述するＰＷＭ（パルス幅変調器）２からのス
イッチングパルスを受けてオン、オフ切換制御されるこ
とにより、二次コイルＬ2に交流電圧を誘起するもので
ある。誘起された二次側電圧はダイオードＤ1，コンデ
ンサＣ1で整流平滑され、得られた出力電流を図外の蓄
電池、あるいはモータ等の負荷へ供給されるようになさ
れている。
ンスで、その一次コイルＬ1に直列にＦＥＴ等のスイッ
チング素子Ｑ1が接続されている。トランスＴは、一次
コイルＬ1に、例えば交流電源が整流、平滑されて入力
されるＡＣ入力が印加されており、上記スイッチング素
子Ｑ1が後述するＰＷＭ（パルス幅変調器）２からのス
イッチングパルスを受けてオン、オフ切換制御されるこ
とにより、二次コイルＬ2に交流電圧を誘起するもので
ある。誘起された二次側電圧はダイオードＤ1，コンデ
ンサＣ1で整流平滑され、得られた出力電流を図外の蓄
電池、あるいはモータ等の負荷へ供給されるようになさ
れている。
【００１５】抵抗Ｒ1は上記二次側の出力ラインに介在
された出力電流検出用の抵抗で、その両端に発生する電
圧を出力電流として抽出するものである。増幅器５は上
記抵抗Ｒ1の両端電圧を増幅するものである。Ａ／Ｄ変
換器４は増幅器３からの電圧をデジタル値に変換するも
のである。マイコン１はＡ／Ｄ変換器４からの出力電流
値（デジタル値）を取り込んで予め設定されている設定
値と比較し、該比較結果に基づいて出力電流が設定値に
なるようにスイッチングパルスのデューティ、すなわち
オン時間ＴONやオフ時間ＴOFFを設定するもので、実行
プログラムに基づいてかかるデューティ設定のための処
理を周期的に行い、得られたデータを送出するものであ
る。すなわち、検出された二次側出力が設定値よりも低
い場合は、デューティを大きくするように、逆に、二次
側出力が設定値よりも高い場合は、デューティを小さく
するようにデータを生成して、ＰＷＭ２に送出する。
された出力電流検出用の抵抗で、その両端に発生する電
圧を出力電流として抽出するものである。増幅器５は上
記抵抗Ｒ1の両端電圧を増幅するものである。Ａ／Ｄ変
換器４は増幅器３からの電圧をデジタル値に変換するも
のである。マイコン１はＡ／Ｄ変換器４からの出力電流
値（デジタル値）を取り込んで予め設定されている設定
値と比較し、該比較結果に基づいて出力電流が設定値に
なるようにスイッチングパルスのデューティ、すなわち
オン時間ＴONやオフ時間ＴOFFを設定するもので、実行
プログラムに基づいてかかるデューティ設定のための処
理を周期的に行い、得られたデータを送出するものであ
る。すなわち、検出された二次側出力が設定値よりも低
い場合は、デューティを大きくするように、逆に、二次
側出力が設定値よりも高い場合は、デューティを小さく
するようにデータを生成して、ＰＷＭ２に送出する。
【００１６】また、比較器５は前記増幅器３の出力を入
力して、前記二次側出力と所定の設定値との大小を比較
し、その比較結果を比較データとしてＰＷＭ２に送出す
るものである。ＰＷＭ２は比較器５からの比較データに
応じて補正値を設定するとともに、得られた補正値でＣ
ＰＵ１からのデータに補正を施し、この補正後のオン時
間ＴONやオフ時間ＴOFFに基づいてスイッチングパルス
を生成して前記スイッチング素子Ｑ1に送出するもので
ある。
力して、前記二次側出力と所定の設定値との大小を比較
し、その比較結果を比較データとしてＰＷＭ２に送出す
るものである。ＰＷＭ２は比較器５からの比較データに
応じて補正値を設定するとともに、得られた補正値でＣ
ＰＵ１からのデータに補正を施し、この補正後のオン時
間ＴONやオフ時間ＴOFFに基づいてスイッチングパルス
を生成して前記スイッチング素子Ｑ1に送出するもので
ある。
【００１７】図２のフローチャートに沿って、デューテ
ィ設定動作を説明すると、先ず、Ａ／Ｄ変換器４からの
出力が読込まれ（ステップＳ１）、ここで該出力の状態
が判別される（ステップＳ２）。すなわち、出力が設定
値未満であればデューティを大きくするようにその差に
対応したデータをＰＷＭ２に出力し（ステップＳ３，Ｓ
５）、逆に、出力が設定値を越えているとデューティを
小さくするようにその差に対応したデータをＰＷＭ２に
出力し（ステップＳ４，Ｓ５）、出力が設定値に一致し
ているときはそのまま同一データをＰＷＭ２に出力する
（ステップＳ５）。なお、ＣＰＵ１からのデータは、一
旦データバッファに保存される。かかる制御ループの実
行周期は、Ａ／Ｄ変換処理、その他の処理を考慮して１
〜２ｍｓｅｃに設定されている。
ィ設定動作を説明すると、先ず、Ａ／Ｄ変換器４からの
出力が読込まれ（ステップＳ１）、ここで該出力の状態
が判別される（ステップＳ２）。すなわち、出力が設定
値未満であればデューティを大きくするようにその差に
対応したデータをＰＷＭ２に出力し（ステップＳ３，Ｓ
５）、逆に、出力が設定値を越えているとデューティを
小さくするようにその差に対応したデータをＰＷＭ２に
出力し（ステップＳ４，Ｓ５）、出力が設定値に一致し
ているときはそのまま同一データをＰＷＭ２に出力する
（ステップＳ５）。なお、ＣＰＵ１からのデータは、一
旦データバッファに保存される。かかる制御ループの実
行周期は、Ａ／Ｄ変換処理、その他の処理を考慮して１
〜２ｍｓｅｃに設定されている。
【００１８】一方、ＰＷＭ２はデータバッファを介して
上記ＣＰＵ１からのデータを高速で読込み（ステップＳ
１１）、更に比較器５からの比較データから補正値を決
定し（ステップＳ１２）、上記ＣＰＵ１のデータにこの
補正値を加算してデューティ、すなわちオン時間ＴONや
オフ時間ＴOFFを確定する（ステップＳ１３）。このよ
うにして得られたデューティデータに基づいてスイッチ
ングパルスを生成し、出力する（ステップＳ１４）。こ
のＰＷＭ２側のループ処理は、例えばスイッチングパル
スの周期、例えば周波数が１００ＫＨｚであれば、１０
μｓｅｃの周期で行うようにしている。なお、これより
も長い周期で行うようにしてもよい。
上記ＣＰＵ１からのデータを高速で読込み（ステップＳ
１１）、更に比較器５からの比較データから補正値を決
定し（ステップＳ１２）、上記ＣＰＵ１のデータにこの
補正値を加算してデューティ、すなわちオン時間ＴONや
オフ時間ＴOFFを確定する（ステップＳ１３）。このよ
うにして得られたデューティデータに基づいてスイッチ
ングパルスを生成し、出力する（ステップＳ１４）。こ
のＰＷＭ２側のループ処理は、例えばスイッチングパル
スの周期、例えば周波数が１００ＫＨｚであれば、１０
μｓｅｃの周期で行うようにしている。なお、これより
も長い周期で行うようにしてもよい。
【００１９】図３（ａ），（ｂ）は、スイッチングパル
スによるスイッチング周期（１０μｓｅｃ）とＣＰＵ１
の制御ループの周期（２ｍｓｅｃ）との関係を示してお
り、ＣＰＵ１のデータ生成は同図（ｂ）のタイミング行
われ、ＰＷＭ２による補正処理は同図（ａ）のタイミン
グで行われている。すなわち、ＣＰＵ１のデータが２ｍ
ｓｅｃの期間中、一定であるのに対して、比較器５から
の比較データは極めて高速でＰＷＭ２に取り込まれ、い
わばＣＰＵデータの補間機能を担っている。
スによるスイッチング周期（１０μｓｅｃ）とＣＰＵ１
の制御ループの周期（２ｍｓｅｃ）との関係を示してお
り、ＣＰＵ１のデータ生成は同図（ｂ）のタイミング行
われ、ＰＷＭ２による補正処理は同図（ａ）のタイミン
グで行われている。すなわち、ＣＰＵ１のデータが２ｍ
ｓｅｃの期間中、一定であるのに対して、比較器５から
の比較データは極めて高速でＰＷＭ２に取り込まれ、い
わばＣＰＵデータの補間機能を担っている。
【００２０】そして、図４に示すように、ＣＰＵ１から
のデータによりスイッチングパルスのオン時間ＴONとオ
フ時間ＴOFFが設定されるとともに、比較器５からの比
較データに基づく補正値が補正分として上記オフ時間Ｔ
OFFに加味される。なお、この比較データに基づくオフ
時間ＴOFFの補正のための値は上記ＣＰＵ１により設定
されるオフ時間ＴOFFに比して小さな値に設定されてい
る。
のデータによりスイッチングパルスのオン時間ＴONとオ
フ時間ＴOFFが設定されるとともに、比較器５からの比
較データに基づく補正値が補正分として上記オフ時間Ｔ
OFFに加味される。なお、この比較データに基づくオフ
時間ＴOFFの補正のための値は上記ＣＰＵ１により設定
されるオフ時間ＴOFFに比して小さな値に設定されてい
る。
【００２１】このように、ＣＰＵ１からのデータに比較
器５からの比較データに基づく補正値を加味することに
より、入力電源電圧や負荷変動等の急激な変動に対する
調整が可能となり、出力の安定化が図れる。
器５からの比較データに基づく補正値を加味することに
より、入力電源電圧や負荷変動等の急激な変動に対する
調整が可能となり、出力の安定化が図れる。
【００２２】次に、本発明の第２の実施例について、図
５、図６を用いて説明する。この実施例は、ＣＰＵ１か
らのデータに基づくオフ時間ＴOFFの設定幅に制限を設
けて、ＣＰＵ１でのコントロール範囲内で出力制御が行
えるようにしたものである。
５、図６を用いて説明する。この実施例は、ＣＰＵ１か
らのデータに基づくオフ時間ＴOFFの設定幅に制限を設
けて、ＣＰＵ１でのコントロール範囲内で出力制御が行
えるようにしたものである。
【００２３】なお、本実施例の回路図は図１と基本的に
同じであり、図５は制御動作のフローチャート、図６は
スイッチングパルスの波形を示す。
同じであり、図５は制御動作のフローチャート、図６は
スイッチングパルスの波形を示す。
【００２４】図５において、ＰＷＭ２はデータバッファ
を介してＣＰＵ１からのデータを高速で読込み（ステッ
プＳ２１）、更に、比較器５からの比較データに基づい
て補正値を決定する（ステップＳ２２）。なお、ＰＷＭ
２は比較器５からの比較データをＰＷＭ２で正値に置換
して補正値を求めるようにしている。そして、ＣＰＵ１
のデータの内、オフ時間ＴOFFデータに対してこの補正
値を常時［ＴOFF＝ＴOF F＋補正値］のように加算してデ
ューティ、すなわちオン時間ＴONやオフ時間ＴO FFを確
定する（ステップＳ２３）。すなわち、ＣＰＵ１からの
オフ時間ＴOFFデータは制御データとしては最小値とし
て働くように設定され、ＣＰＵ１のコントロール範囲を
越えて出力電流が大きくならないようにしている。そし
て、ＰＷＭ２は、このようにして得られたデューティデ
ータに基づいてスイッチングパルスを生成し、出力する
（ステップＳ２４）。
を介してＣＰＵ１からのデータを高速で読込み（ステッ
プＳ２１）、更に、比較器５からの比較データに基づい
て補正値を決定する（ステップＳ２２）。なお、ＰＷＭ
２は比較器５からの比較データをＰＷＭ２で正値に置換
して補正値を求めるようにしている。そして、ＣＰＵ１
のデータの内、オフ時間ＴOFFデータに対してこの補正
値を常時［ＴOFF＝ＴOF F＋補正値］のように加算してデ
ューティ、すなわちオン時間ＴONやオフ時間ＴO FFを確
定する（ステップＳ２３）。すなわち、ＣＰＵ１からの
オフ時間ＴOFFデータは制御データとしては最小値とし
て働くように設定され、ＣＰＵ１のコントロール範囲を
越えて出力電流が大きくならないようにしている。そし
て、ＰＷＭ２は、このようにして得られたデューティデ
ータに基づいてスイッチングパルスを生成し、出力する
（ステップＳ２４）。
【００２５】図６は、この状態を示すもので、ＣＰＵ１
からのオフ時間ＴOFFに対して、比較器５からの比較デ
ータに基づく補正値（≧０）が常に加算されている。
からのオフ時間ＴOFFに対して、比較器５からの比較デ
ータに基づく補正値（≧０）が常に加算されている。
【００２６】従って、第２の実施例ではスイッチングパ
ルスのデューティが大きく変動してＣＰＵ１でのコント
ロール範囲から外れ、インバータ自体や負荷にダメージ
を与える等の事態の発生が防止できる。
ルスのデューティが大きく変動してＣＰＵ１でのコント
ロール範囲から外れ、インバータ自体や負荷にダメージ
を与える等の事態の発生が防止できる。
【００２７】次に、本発明の第３の実施例について、図
７、図８を用いて説明する。この実施例は、比較器５か
らの比較データに基づいて補正値を生成し、得られた補
正値をＣＰＵ１からのデータに加算あるい減算を行う加
減算器を設けたものである。
７、図８を用いて説明する。この実施例は、比較器５か
らの比較データに基づいて補正値を生成し、得られた補
正値をＣＰＵ１からのデータに加算あるい減算を行う加
減算器を設けたものである。
【００２８】なお、図７において、図１と同一番号が付
されたものは、同一機能を果たすものである。また、図
８は波形図を示している。
されたものは、同一機能を果たすものである。また、図
８は波形図を示している。
【００２９】図７において、ＰＷＭ２１はデータバッフ
ァ２１１、加減算器２１２及びＯＮ・ＯＦＦカウンタ２
１３から構成されている。データバッファ２１１はＣＰ
Ｕ１からのデータをプログラム実行タイミング毎に更新
的に取り込んで保持するもので、加減算器２１２の読み
取りタイミングで随時読み出せるようになっている。加
減算器２１２は、例えばスイッチング周期で比較器５か
らの比較データを読み取り、二次側出力が設定値より低
ければデューティを大きくするように、また高ければ小
さくするように補正値を順次増減させ、かつその値をＣ
ＰＵ１からのデータに対して加減算を行うとともに、そ
の加減算結果をＯＮ・ＯＦＦカウンタ２１３に出力する
ものである。ＯＮ・ＯＦＦカウンタ２１３は、例えばオ
フ時間Ｔ OFFで制御を行う場合、すなわちデューティを
大きくするときにオフ時間ＴOFFを短くするものでは、
加減算器２１２から送られてきたオン時間とオフ時間と
をカウントし、出力を反転させるものである。
ァ２１１、加減算器２１２及びＯＮ・ＯＦＦカウンタ２
１３から構成されている。データバッファ２１１はＣＰ
Ｕ１からのデータをプログラム実行タイミング毎に更新
的に取り込んで保持するもので、加減算器２１２の読み
取りタイミングで随時読み出せるようになっている。加
減算器２１２は、例えばスイッチング周期で比較器５か
らの比較データを読み取り、二次側出力が設定値より低
ければデューティを大きくするように、また高ければ小
さくするように補正値を順次増減させ、かつその値をＣ
ＰＵ１からのデータに対して加減算を行うとともに、そ
の加減算結果をＯＮ・ＯＦＦカウンタ２１３に出力する
ものである。ＯＮ・ＯＦＦカウンタ２１３は、例えばオ
フ時間Ｔ OFFで制御を行う場合、すなわちデューティを
大きくするときにオフ時間ＴOFFを短くするものでは、
加減算器２１２から送られてきたオン時間とオフ時間と
をカウントし、出力を反転させるものである。
【００３０】ここで、図８の波形図に基づいて動作を説
明する。同図（ａ）は、Ａ／Ｄ変換器４及び比較器５に
入力される二次側出力に相当するフィードバック信号
で、同図（ｂ）はＣＰＵ１の制御ループによる、例えば
２ｍｓｅｃ周期での制御タイミングを示し、同図（ｃ）
は上記制御タイミングで送出されるＣＰＵ１からのデー
タを示している。同図（ｄ）はスイッチング周期で比較
器５から出力される比較データを増減して得られた加減
算器２１２内の補正値を示している。なお、この補正値
の生成動作は、その高速性から略連続と見做すことがで
きる。また、同図（ｃ）における制御タイミングでＣＰ
Ｕ１から送出されるデータは、直前の加減算器２１２内
の補正値を０に戻すようなデータとなっている。従っ
て、加減算２１２はＣＰＵ１の制御タイミング毎にその
補正値の増減カウントを０から開始している。同図
（ｅ）は上記（ｃ）と（ｄ）とが加算されたもので、Ｐ
ＷＭ２１からのオフ時間ＴOFFに相当する出力信号を示
している。
明する。同図（ａ）は、Ａ／Ｄ変換器４及び比較器５に
入力される二次側出力に相当するフィードバック信号
で、同図（ｂ）はＣＰＵ１の制御ループによる、例えば
２ｍｓｅｃ周期での制御タイミングを示し、同図（ｃ）
は上記制御タイミングで送出されるＣＰＵ１からのデー
タを示している。同図（ｄ）はスイッチング周期で比較
器５から出力される比較データを増減して得られた加減
算器２１２内の補正値を示している。なお、この補正値
の生成動作は、その高速性から略連続と見做すことがで
きる。また、同図（ｃ）における制御タイミングでＣＰ
Ｕ１から送出されるデータは、直前の加減算器２１２内
の補正値を０に戻すようなデータとなっている。従っ
て、加減算２１２はＣＰＵ１の制御タイミング毎にその
補正値の増減カウントを０から開始している。同図
（ｅ）は上記（ｃ）と（ｄ）とが加算されたもので、Ｐ
ＷＭ２１からのオフ時間ＴOFFに相当する出力信号を示
している。
【００３１】このように、ＣＰＵ１による制御が働かな
い期間に二次側出力の変動を増減値として求め、この値
を補正値としてＣＰＵ１からのデータに加減算してデュ
ーティを設定しているので、ＣＰＵ１の制御が働かない
間でも入力電源電圧や負荷変動等の急激な変動に対して
追従性を高めることができ、出力の一層の安定化が図れ
る。
い期間に二次側出力の変動を増減値として求め、この値
を補正値としてＣＰＵ１からのデータに加減算してデュ
ーティを設定しているので、ＣＰＵ１の制御が働かない
間でも入力電源電圧や負荷変動等の急激な変動に対して
追従性を高めることができ、出力の一層の安定化が図れ
る。
【００３２】次に、本発明の第４の実施例について、図
９、図１０を用いて説明する。この実施例は、前記図７
のＰＷＭ２１に代えて、加減算器２１２で補正動作を行
うタイミングを付与するクロック回路２２４を付加した
ＰＷＭ２２を設けたものである。
９、図１０を用いて説明する。この実施例は、前記図７
のＰＷＭ２１に代えて、加減算器２１２で補正動作を行
うタイミングを付与するクロック回路２２４を付加した
ＰＷＭ２２を設けたものである。
【００３３】なお、図９において、図７と同一番号が付
されたものは、同一機能を果たすものであり、データバ
ッファ２２１，ＯＮ・ＯＦＦカウンタ２２３は図７のデ
ータバッファ２１１，ＯＮ・ＯＦＦカウンタ２１３と同
一である。また、図１０は波形図を示している。
されたものは、同一機能を果たすものであり、データバ
ッファ２２１，ＯＮ・ＯＦＦカウンタ２２３は図７のデ
ータバッファ２１１，ＯＮ・ＯＦＦカウンタ２１３と同
一である。また、図１０は波形図を示している。
【００３４】前記図７に示す加減算器２１２はスイッチ
ング周期のタイミングで補正動作（補正値の加減算）を
行うものであったが、図９に示す加減算器２２２はクロ
ック回路２２４からのタイミング信号が入力された時に
補正動作を行うようになっている。また、加減算器２２
２は一回の補正動作で補正し得る補正値が、例えば１μ
ｓと固定的に設定されている。クロック回路２２４は内
部に発振器等を備え、例えば０．５ｍｓｅｃ周期のタイ
ミング信号を出力するようになされている。
ング周期のタイミングで補正動作（補正値の加減算）を
行うものであったが、図９に示す加減算器２２２はクロ
ック回路２２４からのタイミング信号が入力された時に
補正動作を行うようになっている。また、加減算器２２
２は一回の補正動作で補正し得る補正値が、例えば１μ
ｓと固定的に設定されている。クロック回路２２４は内
部に発振器等を備え、例えば０．５ｍｓｅｃ周期のタイ
ミング信号を出力するようになされている。
【００３５】図１０において、同図（ａ）は、Ａ／Ｄ変
換器４及び比較器５に入力される二次側出力に相当する
フィードバック信号で、同図（ｂ）はＣＰＵ１の制御ル
ープによる、例えば２ｍｓｅｃ周期での制御タイミング
を示し、同図（ｃ）はクロック回路２２４からの０．５
ｍｓｅｃ周期のタイミング信号を示している。すなわ
ち、この例では、クロック回路２２４のタイミング信号
の周期はＣＰＵ１の制御タイミング周期の１／４倍に設
定されている。従って、ＣＰＵ１の制御タイミング期間
内に最大で４μｓ分のスイッチングパルスのオフ時間Ｔ
OFFの変更が可能となる。
換器４及び比較器５に入力される二次側出力に相当する
フィードバック信号で、同図（ｂ）はＣＰＵ１の制御ル
ープによる、例えば２ｍｓｅｃ周期での制御タイミング
を示し、同図（ｃ）はクロック回路２２４からの０．５
ｍｓｅｃ周期のタイミング信号を示している。すなわ
ち、この例では、クロック回路２２４のタイミング信号
の周期はＣＰＵ１の制御タイミング周期の１／４倍に設
定されている。従って、ＣＰＵ１の制御タイミング期間
内に最大で４μｓ分のスイッチングパルスのオフ時間Ｔ
OFFの変更が可能となる。
【００３６】同図（ｄ）は２ｍｓｅｃのタイミングで送
出されるＣＰＵ１からのデータを示し、同図（ｅ）は
０．５ｍｓｅｃのタイミングで、例えば１μｓずつの補
正値の送出状態を示している。なお、同図（ｄ）におけ
る制御タイミングでＣＰＵ１から送出されるデータは、
直前の加減算器２２２内の補正値を０に戻すようなデー
タとなっている。同図（ｆ）は上記（ｄ）と（ｅ）とが
加算されたもので、ＰＷＭ２２からのオフ時間ＴOFFに
相当する出力信号を示している。
出されるＣＰＵ１からのデータを示し、同図（ｅ）は
０．５ｍｓｅｃのタイミングで、例えば１μｓずつの補
正値の送出状態を示している。なお、同図（ｄ）におけ
る制御タイミングでＣＰＵ１から送出されるデータは、
直前の加減算器２２２内の補正値を０に戻すようなデー
タとなっている。同図（ｆ）は上記（ｄ）と（ｅ）とが
加算されたもので、ＰＷＭ２２からのオフ時間ＴOFFに
相当する出力信号を示している。
【００３７】このように、ＣＰＵ１による制御が働かな
い期間に所定の補正値で微調整を行うようにしたので、
ＣＰＵ制御に主体を置いた安定性の良いインバータが得
られる。
い期間に所定の補正値で微調整を行うようにしたので、
ＣＰＵ制御に主体を置いた安定性の良いインバータが得
られる。
【００３８】次に、本発明の第５の実施例について、図
１１を用いて説明する。この実施例は、前記図９のＰＷ
Ｍ２２に代えて、加減算器２１２で補正動作を行うタイ
ミングを可変するための分周器２３５とマルチプレクサ
２３６とを付加したＰＷＭ２３を設けたものである。
１１を用いて説明する。この実施例は、前記図９のＰＷ
Ｍ２２に代えて、加減算器２１２で補正動作を行うタイ
ミングを可変するための分周器２３５とマルチプレクサ
２３６とを付加したＰＷＭ２３を設けたものである。
【００３９】なお、図１１において、図９と同一番号が
付されたものは、同一機能を果たすものであり、ＰＷＭ
２３内の各部は分周器２３５、マルチプレクサ２３６を
除いて図９のＰＷＭ２２と同一である。但し、クロック
回路２３４は図９の場合と異なり、より高周波のクロッ
クパルスを送出するものである。
付されたものは、同一機能を果たすものであり、ＰＷＭ
２３内の各部は分周器２３５、マルチプレクサ２３６を
除いて図９のＰＷＭ２２と同一である。但し、クロック
回路２３４は図９の場合と異なり、より高周波のクロッ
クパルスを送出するものである。
【００４０】分周器２３５はクロック回路２３４からの
クロックパルスを周期の異なる複数のタイミング信号と
して出力するものである。マルチプレクサ２３６は分周
器２３５から加減算器２３２へ送出されるタイミング信
号を上記周期の異なる複数のタイミング信号の中から選
択するものである。このマルチプレクサ２３６は、例え
ば負荷の種類や電源、二次側出力等の変動状態に応じ
て、マニュアルで、あるいはＣＰＵ１からの選択信号に
より自動的に選択状態が変更されるようになされてい
る。そして、加減算器２３２はマルチプレクサ２３６を
介して入力されるタイミング信号のタイミングでＣＰＵ
１からのデータに補正値を加減算する。
クロックパルスを周期の異なる複数のタイミング信号と
して出力するものである。マルチプレクサ２３６は分周
器２３５から加減算器２３２へ送出されるタイミング信
号を上記周期の異なる複数のタイミング信号の中から選
択するものである。このマルチプレクサ２３６は、例え
ば負荷の種類や電源、二次側出力等の変動状態に応じ
て、マニュアルで、あるいはＣＰＵ１からの選択信号に
より自動的に選択状態が変更されるようになされてい
る。そして、加減算器２３２はマルチプレクサ２３６を
介して入力されるタイミング信号のタイミングでＣＰＵ
１からのデータに補正値を加減算する。
【００４１】このように、ＣＰＵ１による制御が働かな
い期間の補正動作のタイミングを負荷や電源、二次側出
力状態に応じて変更可能にして、補正値を必要最小限に
押えるようにしたので、ＣＰＵ制御に主体を置いた安定
性の良いインバータが得られる。
い期間の補正動作のタイミングを負荷や電源、二次側出
力状態に応じて変更可能にして、補正値を必要最小限に
押えるようにしたので、ＣＰＵ制御に主体を置いた安定
性の良いインバータが得られる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
帰還手段を、二次側出力を所定値にすべく上記検出手段
出力に基づいてスイッチングパルスのデューティを設定
するデータを生成して上記ＰＷＭ手段に送出する制御手
段と、検出された二次側出力を設定値と比較し、該比較
結果を上記ＰＷＭ手段に出力する比較回路とから構成
し、ＰＷＭ手段を、上記比較回路からの比較結果に応じ
て補正データを生成し、該補正データで上記制御手段の
データに補正を施して、得られたデューティのスイッチ
ングパルスを生成するように構成したので、入力電源電
圧や負荷変動等の急激な変動に対する調整が可能とな
り、出力の安定化が図れる。
帰還手段を、二次側出力を所定値にすべく上記検出手段
出力に基づいてスイッチングパルスのデューティを設定
するデータを生成して上記ＰＷＭ手段に送出する制御手
段と、検出された二次側出力を設定値と比較し、該比較
結果を上記ＰＷＭ手段に出力する比較回路とから構成
し、ＰＷＭ手段を、上記比較回路からの比較結果に応じ
て補正データを生成し、該補正データで上記制御手段の
データに補正を施して、得られたデューティのスイッチ
ングパルスを生成するように構成したので、入力電源電
圧や負荷変動等の急激な変動に対する調整が可能とな
り、出力の安定化が図れる。
【００４３】また、ＰＷＭ手段を、制御手段のデータに
よって設定されるデューティに最大値を設けたので、ス
イッチングパルスのデューティが大きく変動して二次側
出力が制御手段によるコントロール範囲から外れ、イン
バータ自体や負荷にダメージを与える等の事態の発生を
防止し得る安全性の高いインバータを提供することがで
きる。
よって設定されるデューティに最大値を設けたので、ス
イッチングパルスのデューティが大きく変動して二次側
出力が制御手段によるコントロール範囲から外れ、イン
バータ自体や負荷にダメージを与える等の事態の発生を
防止し得る安全性の高いインバータを提供することがで
きる。
【図１】本発明の第１の実施例を示すインバータの回路
図である。
図である。
【図２】デューティ制御のためのＣＰＵ側とＰＷＭ側の
動作を示すフローチャートである。
動作を示すフローチャートである。
【図３】スイッチングパルスによるスイッチング周期と
ＣＰＵの制御ループの周期との関係を示すタイムチャー
トである。
ＣＰＵの制御ループの周期との関係を示すタイムチャー
トである。
【図４】デューティ制御を説明するためのスイッチング
パルス波形である。
パルス波形である。
【図５】本発明の第２の実施例を示す制御動作のフロー
チャートを示す。
チャートを示す。
【図６】本発明の第２の実施例を示すスイッチングパル
スの波形を示す。
スの波形を示す。
【図７】本発明の第３の実施例を示すインバータの回路
図である。
図である。
【図８】本発明の第３の実施例を示すインバータの波形
図である。
図である。
【図９】本発明の第４の実施例を示すインバータの回路
図である。
図である。
【図１０】本発明の第４の実施例を示すインバータの波
形図である。
形図である。
【図１１】本発明の第５の実施例を示すインバータの回
路図である。
路図である。
【図１２】マイコンにより制御されるデジタル式のパル
ス幅変調（ＰＷＭ）手段を用いた従来のインバータを示
す回路図である。
ス幅変調（ＰＷＭ）手段を用いた従来のインバータを示
す回路図である。
【図１３】従来のインバータでのマイコンの動作を示す
フローチャートを示す。
フローチャートを示す。
【図１４】従来のインバータにおける整流平滑回路であ
る。
る。
【図１５】従来のインバータにおける波形図である。
１ ＣＰＵ ２，２１，２２，２３ ＰＷＭ ３ 増幅器 ４ Ａ／Ｄ変換器 ５ 比較器 Ｔ トランス Ｑ1 スイッチング素子 ２１１，２２１，２３１ データバッファ ２１２，２２２，２３２ 加減算器 ２１３，２２３，２３３ ＯＮ・ＯＦＦカウンタ ２２４，２３４ クロック回路 ２３５ 分周器 ２３６ マルチプレクサ
Claims (2)
- 【請求項１】 トランスと、該トランスの一次側をスイ
ッチングするスイッチング素子と、該スイッチング素子
をオンオフ制御すべくスイッチングパルスを送出するデ
ジタル式のＰＷＭ手段と、上記トランスの二次側出力を
検出する検出手段と、検出された二次側出力を帰還させ
て該二次側出力を所定値に安定化させる帰還手段とを有
するインバータにおいて、上記帰還手段は、二次側出力
を所定値にすべく上記検出手段出力に基づいてスイッチ
ングパルスのデューティを設定するデータを生成して上
記ＰＷＭ手段に送出する制御手段と、検出された二次側
出力を設定値と比較し、該比較結果を上記ＰＷＭ手段に
出力する比較回路とから構成され、上記ＰＷＭ手段は、
上記比較回路からの比較結果に応じた補正データを生成
し、該補正データで上記制御手段のデータに補正を施し
て得られたデューティのスイッチングパルスを生成する
ように構成されていることを特徴とするインバータ。 - 【請求項２】 前記ＰＷＭ手段は、前記制御手段のデー
タによって設定されるデューティに最大値を設けてなる
ことを特徴とする請求項１記載のインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205348A JPH0549252A (ja) | 1991-08-16 | 1991-08-16 | インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205348A JPH0549252A (ja) | 1991-08-16 | 1991-08-16 | インバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0549252A true JPH0549252A (ja) | 1993-02-26 |
Family
ID=16505398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205348A Pending JPH0549252A (ja) | 1991-08-16 | 1991-08-16 | インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0549252A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002831A (ko) * | 1999-06-18 | 2001-01-15 | 이형도 | 전원공급장치의 정전력 제어회로 |
| JP2008182889A (ja) * | 2002-07-10 | 2008-08-07 | Marvell World Trade Ltd | 出力レギュレータ |
| EP2026638A2 (en) | 2007-08-01 | 2009-02-18 | Funai Electric Co., Ltd. | Fluorescent tube power supply and backlight |
| WO2011001976A1 (ja) | 2009-07-01 | 2011-01-06 | 大日本住友製薬株式会社 | スレオ－３－（３，４－ジヒドロキシフェニル）－ｌ－セリンの製造法 |
| JP2012044514A (ja) * | 2010-08-20 | 2012-03-01 | Denso Corp | 半導体スイッチング素子の駆動装置及び半導体スイッチング素子の駆動方法 |
-
1991
- 1991-08-16 JP JP3205348A patent/JPH0549252A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002831A (ko) * | 1999-06-18 | 2001-01-15 | 이형도 | 전원공급장치의 정전력 제어회로 |
| JP2008182889A (ja) * | 2002-07-10 | 2008-08-07 | Marvell World Trade Ltd | 出力レギュレータ |
| US7573249B2 (en) | 2002-07-10 | 2009-08-11 | Marvell World Trade Ltd. | Power array system and method |
| US7609043B2 (en) | 2002-07-10 | 2009-10-27 | Marvell World Trade Ltd. | Power array system and method |
| US7622904B2 (en) | 2002-07-10 | 2009-11-24 | Marvell World Trade Ltd. | Power array system and method |
| US7863880B1 (en) | 2002-07-10 | 2011-01-04 | Marvell World Trade Ltd. | Adaptive control loop |
| US7906949B1 (en) | 2002-07-10 | 2011-03-15 | Marvell World Trade Ltd. | Adaptive control loop |
| EP2026638A2 (en) | 2007-08-01 | 2009-02-18 | Funai Electric Co., Ltd. | Fluorescent tube power supply and backlight |
| US8004214B2 (en) | 2007-08-01 | 2011-08-23 | Funai Electric Co., Ltd. | Fluorescent tube power supply and backlight |
| WO2011001976A1 (ja) | 2009-07-01 | 2011-01-06 | 大日本住友製薬株式会社 | スレオ－３－（３，４－ジヒドロキシフェニル）－ｌ－セリンの製造法 |
| JP2012044514A (ja) * | 2010-08-20 | 2012-03-01 | Denso Corp | 半導体スイッチング素子の駆動装置及び半導体スイッチング素子の駆動方法 |
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