JP3350010B2 - ３相パルス幅変調波形発生装置 - Google Patents
３相パルス幅変調波形発生装置Info
- Publication number
- JP3350010B2 JP3350010B2 JP33662999A JP33662999A JP3350010B2 JP 3350010 B2 JP3350010 B2 JP 3350010B2 JP 33662999 A JP33662999 A JP 33662999A JP 33662999 A JP33662999 A JP 33662999A JP 3350010 B2 JP3350010 B2 JP 3350010B2
- Authority
- JP
- Japan
- Prior art keywords
- count
- pulse width
- width modulation
- phase pulse
- waveform generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 claims description 41
- 101100264174 Mus musculus Xiap gene Proteins 0.000 claims 1
- 238000000034 method Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Description
【０００１】
【発明の属する技術分野】本発明は、交流電動機等を可
変速するパルス幅変調インバータ（以下、パルス幅変調
をＰＷＭと略記する）、特にＩＧＢＴ等の高速スイッチ
ング素子を使用したインバータに用いられる三相ＰＷＭ
波形発生装置関する。
変速するパルス幅変調インバータ（以下、パルス幅変調
をＰＷＭと略記する）、特にＩＧＢＴ等の高速スイッチ
ング素子を使用したインバータに用いられる三相ＰＷＭ
波形発生装置関する。
【０００２】
【従来の技術】ＰＷＭ信号の生成方法の１つに、三角波
変調方式がある。これは、図１１に示すように、正弦波
（Ｕ、Ｖ、Ｗ）を三角波（キャリア）４０１で変調す
る。
変調方式がある。これは、図１１に示すように、正弦波
（Ｕ、Ｖ、Ｗ）を三角波（キャリア）４０１で変調す
る。
【０００３】図１４は従来の三相ＰＷＭ波形発生装置に
おける＋Ｕ相と−Ｕ相のＰＷＭ信号生成部分の構成を示
すブロック図である。
おける＋Ｕ相と−Ｕ相のＰＷＭ信号生成部分の構成を示
すブロック図である。
【０００４】この従来の三相ＰＷＭ波形発生装置は、カ
ウントクロック２を受けるアップダウンカウンタ１と、
アップダウンカウンタ１のアップカウントからダウンカ
ウントへの切替値を保持するカウントレジスタ３と、転
送許可信号５によりカウントレジスタ３へデータ転送が
可能なバッファレジスタ４と、比較器６と、Ｕ相のＰＷ
Ｍ信号生成用データを保持する比較レジスタ７と、転送
許可信号９により比較レジスタ７へデータ転送が可能な
バッファレジスタ８と、短絡防止の為のデッドタイム生
成用の遅延回路１０と、＋Ｕ相ＰＷＭ信号１５、及び、
−Ｕ相ＰＷＭ信号１６を生成する波形生成部１４と、出
力停止信号１９により＋Ｕ相並びに−Ｕ相出力を制御す
るスリーステートバッファ（１７、１８）とを備え、比
較器６の一致検出信号１２、アップダウンのカウント方
向信号１１および遅延回路１０の遅延信号１３を発生す
る構成である。
ウントクロック２を受けるアップダウンカウンタ１と、
アップダウンカウンタ１のアップカウントからダウンカ
ウントへの切替値を保持するカウントレジスタ３と、転
送許可信号５によりカウントレジスタ３へデータ転送が
可能なバッファレジスタ４と、比較器６と、Ｕ相のＰＷ
Ｍ信号生成用データを保持する比較レジスタ７と、転送
許可信号９により比較レジスタ７へデータ転送が可能な
バッファレジスタ８と、短絡防止の為のデッドタイム生
成用の遅延回路１０と、＋Ｕ相ＰＷＭ信号１５、及び、
−Ｕ相ＰＷＭ信号１６を生成する波形生成部１４と、出
力停止信号１９により＋Ｕ相並びに−Ｕ相出力を制御す
るスリーステートバッファ（１７、１８）とを備え、比
較器６の一致検出信号１２、アップダウンのカウント方
向信号１１および遅延回路１０の遅延信号１３を発生す
る構成である。
【０００５】尚、＋Ｖ相と−Ｖ相のＰＷＭ信号生成部分
の構成、並びに、＋Ｗ相と−Ｗ相のＰＷＭ信号生成部分
の構成についても同様であり、アップダウンカウンタ
１、カウントレジスタ３、及び、バッファレジスタ４に
ついては三相共用である。
の構成、並びに、＋Ｗ相と−Ｗ相のＰＷＭ信号生成部分
の構成についても同様であり、アップダウンカウンタ
１、カウントレジスタ３、及び、バッファレジスタ４に
ついては三相共用である。
【０００６】以上が従来の三相ＰＷＭ波形発生装置の構
成であり、＋Ｕ相と−Ｕ相のＰＷＭ信号生成について、
図１２のタイミング図を参照して説明する。
成であり、＋Ｕ相と−Ｕ相のＰＷＭ信号生成について、
図１２のタイミング図を参照して説明する。
【０００７】バッファレジスタ４及び８は、ＣＰＵ（図
示せず）から書換可能なレジスタであり、設定されたデ
ータは、それぞれ転送許可信号５及び９によりカウント
レジスタ３と比較レジスタ７に転送される。図１２のタ
イミング図では転送許可信号として、アップダウンカウ
ンタ１の０検出信号を使用している。
示せず）から書換可能なレジスタであり、設定されたデ
ータは、それぞれ転送許可信号５及び９によりカウント
レジスタ３と比較レジスタ７に転送される。図１２のタ
イミング図では転送許可信号として、アップダウンカウ
ンタ１の０検出信号を使用している。
【０００８】アップダウンカウンタ１は、カウントクロ
ック２により動作し、アップカウント中にカウント値が
カウントレジスタ３の値と一致するとダウンカウントに
切り替わり、ダウンカウント中カウント値が０になると
再びアップカウントに切り替わる。
ック２により動作し、アップカウント中にカウント値が
カウントレジスタ３の値と一致するとダウンカウントに
切り替わり、ダウンカウント中カウント値が０になると
再びアップカウントに切り替わる。
【０００９】比較器６は、比較用レジスタ７で保持され
ているＵ相のＰＷＭ信号生成用データとアップダウンカ
ウンタ１のカウント値が一致した場合、一致検出信号１
２を短絡防止用のデッドタイムを生成する遅延回路１０
と波形生成部１４へ出力する。波形生成部１４は、比較
器６からの一致検出信号１２、遅延回路１０からの遅延
信号１３、及び、アップダウンカウンタ１からのカウン
ト方向信号１１を受け、＋Ｕ相と−Ｕ相のＰＷＭ信号１
５，１６を生成し出力する。
ているＵ相のＰＷＭ信号生成用データとアップダウンカ
ウンタ１のカウント値が一致した場合、一致検出信号１
２を短絡防止用のデッドタイムを生成する遅延回路１０
と波形生成部１４へ出力する。波形生成部１４は、比較
器６からの一致検出信号１２、遅延回路１０からの遅延
信号１３、及び、アップダウンカウンタ１からのカウン
ト方向信号１１を受け、＋Ｕ相と−Ｕ相のＰＷＭ信号１
５，１６を生成し出力する。
【００１０】ＣＰＵによるＰＷＭ出力処理の概略フロー
を図８に、Ｔｉｍｉｎｇ設定処理の概略フロー、及び、
出力周波数変更処理の概略フローを、それぞれ、図１
５、及び、図１６に示す。図１５に示すとおり、Ｔｉｍ
ｉｎｇ設定処理では、正弦波テーブルより得られるデー
タに対し、演算を行い、求められたタイミングデータ
を、Ｕ相、Ｖ相、Ｗ相のバッファレジスタに設定する。
を図８に、Ｔｉｍｉｎｇ設定処理の概略フロー、及び、
出力周波数変更処理の概略フローを、それぞれ、図１
５、及び、図１６に示す。図１５に示すとおり、Ｔｉｍ
ｉｎｇ設定処理では、正弦波テーブルより得られるデー
タに対し、演算を行い、求められたタイミングデータ
を、Ｕ相、Ｖ相、Ｗ相のバッファレジスタに設定する。
【００１１】正弦波テーブルの参照時には、出力周波数
に応じて予め設定されたステップアドレスを基に、参照
するべきアドレスを算出し、正弦波データを得る。Ｖ／
ｆ変調率乗算、並びに、オフセット補正では、予め設定
されたＶ／ｆ変調率、及び、オフセット補正値に基づき
演算する。
に応じて予め設定されたステップアドレスを基に、参照
するべきアドレスを算出し、正弦波データを得る。Ｖ／
ｆ変調率乗算、並びに、オフセット補正では、予め設定
されたＶ／ｆ変調率、及び、オフセット補正値に基づき
演算する。
【００１２】
【発明が解決しようとする課題】しかしながら、この従
来技術の三相ＰＷＭ波形発生装置にてＰＷＭ波形を生成
するためには、各キャリア周期のはじめまでに、そのキ
ャリア周期にて使用するキャリア周期のデータ（図１２
では、Ａ，Ｂ，Ｃに相当）、及び、比較データ（図１２
では、Ｄ，Ｅ，Ｆに相当）をバッファレジスタに設定す
る必要があり、ＣＰＵは、期待するＰＷＭ波形に応じ
て、バッファレジスタに書き込むべきデータを各キャリ
ア周期毎に用意する必要がある。また、Ｖ相、Ｗ相につ
いても同様に、バッファレジスタに書き込むべきデータ
を用意することが必要である。
来技術の三相ＰＷＭ波形発生装置にてＰＷＭ波形を生成
するためには、各キャリア周期のはじめまでに、そのキ
ャリア周期にて使用するキャリア周期のデータ（図１２
では、Ａ，Ｂ，Ｃに相当）、及び、比較データ（図１２
では、Ｄ，Ｅ，Ｆに相当）をバッファレジスタに設定す
る必要があり、ＣＰＵは、期待するＰＷＭ波形に応じ
て、バッファレジスタに書き込むべきデータを各キャリ
ア周期毎に用意する必要がある。また、Ｖ相、Ｗ相につ
いても同様に、バッファレジスタに書き込むべきデータ
を用意することが必要である。
【００１３】設定するべき値は、ＣＰＵの演算により算
出される。ＣＰＵは、予めメモリ等に用意された基本と
なる正弦波のデータテーブルを基に、期待する出力周波
数に合わせて演算を行い、設定値を求める。
出される。ＣＰＵは、予めメモリ等に用意された基本と
なる正弦波のデータテーブルを基に、期待する出力周波
数に合わせて演算を行い、設定値を求める。
【００１４】従って、ＣＰＵでは、Ｕ相、Ｖ相、Ｗ相に
対応した設定データを、キャリア周期毎に、演算し、バ
ッファレジスタに書き込むことが必要となる。また、出
力周波数の変更においては、前述の処理に加え、出力周
波数に応じて、ＣＰＵ演算に用いるパラメータの設定も
行う必要があり、 ＣＰＵの処理能力に対する負担が大
きいという問題がある。
対応した設定データを、キャリア周期毎に、演算し、バ
ッファレジスタに書き込むことが必要となる。また、出
力周波数の変更においては、前述の処理に加え、出力周
波数に応じて、ＣＰＵ演算に用いるパラメータの設定も
行う必要があり、 ＣＰＵの処理能力に対する負担が大
きいという問題がある。
【００１５】また、Ｔｉｍｉｎｇ設定処理で使用される
パラメータ（ステップアドレス、Ｖ／ｆ変調率、オフセ
ット補正値）は、出力周波数に応じて予め算出しておく
必要があり、出力周波数変更時には、周波数変更処理と
Timing設定処理の両方を行う必要があるため、 ＣＰＵ
の処理能力に対する負担が増大する。本発明の主な目的
は、３相ＰＷＭ波形の生成に関し、出力周波数変更にお
けるＣＰＵ負荷を軽減した３相ＰＷＭ波形発生装置を提
供することにある。
パラメータ（ステップアドレス、Ｖ／ｆ変調率、オフセ
ット補正値）は、出力周波数に応じて予め算出しておく
必要があり、出力周波数変更時には、周波数変更処理と
Timing設定処理の両方を行う必要があるため、 ＣＰＵ
の処理能力に対する負担が増大する。本発明の主な目的
は、３相ＰＷＭ波形の生成に関し、出力周波数変更にお
けるＣＰＵ負荷を軽減した３相ＰＷＭ波形発生装置を提
供することにある。
【００１６】
【課題を解決するための手段】本発明の３相パルス幅変
調波形発生装置は、スイッチング素子を使用したインバ
ータ手段に用いられる３相パルス幅変調波形発生装置で
あって、転送信号により保持している第１のデータを転
送する第１のバッファと、前記第１のバッファのデータ
を受けるカウントレジスタと、カウントクロックに基づ
いてカウント動作するアップダウンカウンタと、前記カ
ウントクロックを受けて前記カウントクロックを計数
し、カウント許可信号を発生し、前記アップダウンカウ
ンタの計数およびカウント方向を制御するカウントコン
トローラと、転送信号により保持している第２のデータ
を転送する第２のバッファと、前記第２のバッファのデ
ータを受ける比較レジスタと、前記アップダウンカウン
タの計数値と前記第２のバッファの値とを比較する比較
器とを備え、前記３相パルスの出力周波数を変更する時
には、前記アップダウンカウンタのカウント動作を止め
ることなく、前記アップダウンカウンタは、カウント方
向切り替え信号を出力し、前記アップダウンカウンタの
計数値と前記第２のバッファの値とが一致した場合、前
記アップダウンカウンタの出力および前記比較器の出力
を受けて、前記３相パルス幅変調波を発生する３相パル
ス幅変調波形発生手段を有する構成である。
調波形発生装置は、スイッチング素子を使用したインバ
ータ手段に用いられる３相パルス幅変調波形発生装置で
あって、転送信号により保持している第１のデータを転
送する第１のバッファと、前記第１のバッファのデータ
を受けるカウントレジスタと、カウントクロックに基づ
いてカウント動作するアップダウンカウンタと、前記カ
ウントクロックを受けて前記カウントクロックを計数
し、カウント許可信号を発生し、前記アップダウンカウ
ンタの計数およびカウント方向を制御するカウントコン
トローラと、転送信号により保持している第２のデータ
を転送する第２のバッファと、前記第２のバッファのデ
ータを受ける比較レジスタと、前記アップダウンカウン
タの計数値と前記第２のバッファの値とを比較する比較
器とを備え、前記３相パルスの出力周波数を変更する時
には、前記アップダウンカウンタのカウント動作を止め
ることなく、前記アップダウンカウンタは、カウント方
向切り替え信号を出力し、前記アップダウンカウンタの
計数値と前記第２のバッファの値とが一致した場合、前
記アップダウンカウンタの出力および前記比較器の出力
を受けて、前記３相パルス幅変調波を発生する３相パル
ス幅変調波形発生手段を有する構成である。
【００１７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態の３相パルス幅変調波形発生装置を図１に示す。
について図面を参照して説明する。本発明の第１の実施
の形態の３相パルス幅変調波形発生装置を図１に示す。
【００１８】図１は、本発明の三相ＰＷＭ波形発生装置
における＋Ｕ相と−Ｕ相のＰＷＭ信号生成部分の構成を
示すブロック図である。
における＋Ｕ相と−Ｕ相のＰＷＭ信号生成部分の構成を
示すブロック図である。
【００１９】図１を参照すると、本発明の第１の実施の
形態の３相パルス幅変調波形発生装置は、アップダウン
カウンタ１０１と、カウントクロック１０２と、アップ
ダウンカウンタ１０１のカウントを制御するカウントコ
ントローラ１０３とを備え、１０４はカウント許可信号
１０４と、カウント方向切替モニタ信号１０５を発生す
る構成である。
形態の３相パルス幅変調波形発生装置は、アップダウン
カウンタ１０１と、カウントクロック１０２と、アップ
ダウンカウンタ１０１のカウントを制御するカウントコ
ントローラ１０３とを備え、１０４はカウント許可信号
１０４と、カウント方向切替モニタ信号１０５を発生す
る構成である。
【００２０】アップダウンカウンタ１０１は、カウント
許可信号１０４が発生している時にカウントクロック１
０２が入力されるとカウント動作を行う。カウントコン
トローラ１０３は、カウントクロック１０２を計数しあ
らかじめ設定された任意の計数値毎にカウント許可信号
１０４を発生する。
許可信号１０４が発生している時にカウントクロック１
０２が入力されるとカウント動作を行う。カウントコン
トローラ１０３は、カウントクロック１０２を計数しあ
らかじめ設定された任意の計数値毎にカウント許可信号
１０４を発生する。
【００２１】また、アップダウンカウンタ１０１は、ダ
ウンカウント時において、次の有効カウントクロック
（カウント許可信号１０４が発生している時に入力され
るカウントクロック）にてカウント方向の切替（ダウン
カウントからアップカウント）が起こることを示すカウ
ント方向切替モニタ信号１０５を出力する。カウントコ
ントローラ１０３は、カウントクロック計数値が変更さ
れた場合、カウント方向切替モニタ信号１０５に同期し
て、カウント許可信号１０４の発生周期を変更する。
ウンカウント時において、次の有効カウントクロック
（カウント許可信号１０４が発生している時に入力され
るカウントクロック）にてカウント方向の切替（ダウン
カウントからアップカウント）が起こることを示すカウ
ント方向切替モニタ信号１０５を出力する。カウントコ
ントローラ１０３は、カウントクロック計数値が変更さ
れた場合、カウント方向切替モニタ信号１０５に同期し
て、カウント許可信号１０４の発生周期を変更する。
【００２２】さらに、本発明の第１の実施の形態の３相
パルス幅変調波形発生装置は、アップダウンカウンタ１
０１のアップカウントからダウンカウントへの切替値を
保持するカウントレジスタ３と、転送許可信号５により
カウントレジスタ３へデータ転送が可能なバッファレジ
スタ４と、一致検出信号１２を出力する比較器６と、Ｕ
相のＰＷＭ信号生成用データを保持する比較レジスタ７
と、転送許可信号９により比較レジスタ７へデータ転送
が可能なバッファレジスタ８と、短絡防止の為のデッド
タイム生成用の遅延回路１０と、＋Ｕ相ＰＷＭ信号１
５、及び、−Ｕ相ＰＷＭ信号１６を生成する波形生成部
１４と、出力停止信号１９により＋Ｕ相並びに−Ｕ相出
力を制御するスリーステートバッファ（１７、１８）と
を備え、アップダウンのカウント方向信号１１、一致検
出信号１２および遅延信号１３を出力し、３相ＰＷＭ波
形を出力する。
パルス幅変調波形発生装置は、アップダウンカウンタ１
０１のアップカウントからダウンカウントへの切替値を
保持するカウントレジスタ３と、転送許可信号５により
カウントレジスタ３へデータ転送が可能なバッファレジ
スタ４と、一致検出信号１２を出力する比較器６と、Ｕ
相のＰＷＭ信号生成用データを保持する比較レジスタ７
と、転送許可信号９により比較レジスタ７へデータ転送
が可能なバッファレジスタ８と、短絡防止の為のデッド
タイム生成用の遅延回路１０と、＋Ｕ相ＰＷＭ信号１
５、及び、−Ｕ相ＰＷＭ信号１６を生成する波形生成部
１４と、出力停止信号１９により＋Ｕ相並びに−Ｕ相出
力を制御するスリーステートバッファ（１７、１８）と
を備え、アップダウンのカウント方向信号１１、一致検
出信号１２および遅延信号１３を出力し、３相ＰＷＭ波
形を出力する。
【００２３】次に、図２に、本発明の第１の実施の形態
の３相パルス幅変調波形発生装置のカウントコントロー
ラ１０３のブロック図を示す。
の３相パルス幅変調波形発生装置のカウントコントロー
ラ１０３のブロック図を示す。
【００２４】図２を参照すると、カウントコントローラ
１０３は、入力されるカウントクロック１０２をカウン
トするクロックカウンタ２０１と、計数レジスタ２０２
と、ＣＰＵによる書込みが可能である計数レジスタ２０
２のバッファレジスタ２０３と、計数レジスタ２０２の
値とクロックカウンタの値を比較する比較器２０４と、
計数レジスタ２０２の更新を許可する計数更新許可信号
２０６を出力するＡＮＤ回路２０５とを備える。
１０３は、入力されるカウントクロック１０２をカウン
トするクロックカウンタ２０１と、計数レジスタ２０２
と、ＣＰＵによる書込みが可能である計数レジスタ２０
２のバッファレジスタ２０３と、計数レジスタ２０２の
値とクロックカウンタの値を比較する比較器２０４と、
計数レジスタ２０２の更新を許可する計数更新許可信号
２０６を出力するＡＮＤ回路２０５とを備える。
【００２５】次に、本発明の第１の実施の形態の３相パ
ルス幅変調波形発生装置の動作について説明する。
ルス幅変調波形発生装置の動作について説明する。
【００２６】まず、アップダウンカウンタ１０１および
カウントコントローラ１０３の動作について図３、図
４、図５および図１２のタイミング図を参照して説明す
る。
カウントコントローラ１０３の動作について図３、図
４、図５および図１２のタイミング図を参照して説明す
る。
【００２７】図３は計数値を０とした場合のタイミング
図であり、図４は計数値を３とした場合のタイミング図
である。また、図５は、計数値を０から３へ変更した場
合のタイミング図である。
図であり、図４は計数値を３とした場合のタイミング図
である。また、図５は、計数値を０から３へ変更した場
合のタイミング図である。
【００２８】クロックカウンター２０１は、入力される
カウントクロック１０２をカウントする。カウント値が
計数レジスタ２０２にあらかじめ設定された計数値と一
致すると、比較器２０４はカウント許可信号１０４を出
力する。
カウントクロック１０２をカウントする。カウント値が
計数レジスタ２０２にあらかじめ設定された計数値と一
致すると、比較器２０４はカウント許可信号１０４を出
力する。
【００２９】クロックカウンター２０１は、次のカウン
トクロック１０２により初期化され、入力されるカウン
トクロック１０２を再カウントする。また、バッファレ
ジスタ２０３に設定された計数値は、計数更新許可信号
２０６の発生時に入力されるカウントクロック１０２に
より、計数レジスタ２０２へ転送される。
トクロック１０２により初期化され、入力されるカウン
トクロック１０２を再カウントする。また、バッファレ
ジスタ２０３に設定された計数値は、計数更新許可信号
２０６の発生時に入力されるカウントクロック１０２に
より、計数レジスタ２０２へ転送される。
【００３０】次に、カウントコントローラ１０３以外の
動作について、図１２のタイミング図を参照して説明す
る。
動作について、図１２のタイミング図を参照して説明す
る。
【００３１】図１２は、転送許可信号５、及び９にアッ
プダウンカウンタの０検知信号を使用した場合のタイミ
ング図である。
プダウンカウンタの０検知信号を使用した場合のタイミ
ング図である。
【００３２】図１２を参照すると、アップダウンカウン
タ１０１は、三角波変調のキャリア周期に相当する周期
Ｔ１およびＴ２で動作する。そして、アップダウンカウ
ンタ１０１の周期Ｔ１を決定するデータＡが、周期Ｔ１
の開始時（ＳＴ１）に、バッファレジスタ４からカウン
トレジスタ３へ転送される。
タ１０１は、三角波変調のキャリア周期に相当する周期
Ｔ１およびＴ２で動作する。そして、アップダウンカウ
ンタ１０１の周期Ｔ１を決定するデータＡが、周期Ｔ１
の開始時（ＳＴ１）に、バッファレジスタ４からカウン
トレジスタ３へ転送される。
【００３３】アップダウンカウンタ１０１は、このデー
タＡを元に、アップカウントからダウンカウントへの切
替を行う。
タＡを元に、アップカウントからダウンカウントへの切
替を行う。
【００３４】さらに、アップダウンカウンタ１０１の周
期Ｔ２を決定するデータＢが、周期Ｔ２の開始時（ＳＴ
２）に、バッファレジスタ４からカウントレジスタ３へ
転送される。データＡと同様に、アップダウンカウンタ
１０１は、このデータＢを元に、アップカウントからダ
ウンカウントへの切替を行う。
期Ｔ２を決定するデータＢが、周期Ｔ２の開始時（ＳＴ
２）に、バッファレジスタ４からカウントレジスタ３へ
転送される。データＡと同様に、アップダウンカウンタ
１０１は、このデータＢを元に、アップカウントからダ
ウンカウントへの切替を行う。
【００３５】データＤは、周期Ｔ１における＋Ｕ相／−
Ｕ相出力を生成するための比較データであり、周期Ｔ１
の開始時（ＳＴ１）に、バッファレジスタ８から比較用
レジスタ７へ転送される。比較器６では、比較用レジス
タ７に転送されたデータＤとアップダウンカウンタ1０
１のカウント値を比較し、＋Ｕ相／−Ｕ相出力の元とな
る一致検出信号１２が生成される。
Ｕ相出力を生成するための比較データであり、周期Ｔ１
の開始時（ＳＴ１）に、バッファレジスタ８から比較用
レジスタ７へ転送される。比較器６では、比較用レジス
タ７に転送されたデータＤとアップダウンカウンタ1０
１のカウント値を比較し、＋Ｕ相／−Ｕ相出力の元とな
る一致検出信号１２が生成される。
【００３６】データＥは、周期Ｔ２における＋Ｕ相／−
Ｕ相出力を生成するための比較データであり、周期Ｔ２
の開始時（ＳＴ２)に、バッファレジスタ８から比較用
レジスタ７へ転送される。比較器６では、比較用レジス
タ７に転送されたデータＥとアップダウンカウンタ1０
１のカウント値を比較し、＋Ｕ相／−Ｕ相出力の元とな
る一致検出信号１２が生成される。
Ｕ相出力を生成するための比較データであり、周期Ｔ２
の開始時（ＳＴ２)に、バッファレジスタ８から比較用
レジスタ７へ転送される。比較器６では、比較用レジス
タ７に転送されたデータＥとアップダウンカウンタ1０
１のカウント値を比較し、＋Ｕ相／−Ｕ相出力の元とな
る一致検出信号１２が生成される。
【００３７】すなわち、バッファレジスタ４及び８に設
定されたデータは、アップダウンカウンタの０検知によ
り、それぞれ、カウントレジスタ３及び比較用レジスタ
７に転送される。アップダウンカウンタ１０１は、カウ
ント許可信号１０４が発生している時にカウントクロッ
ク１０２が入力されるとカウント動作を行ない、カウン
トレジスタに設定された値と０の間でアップダウンカウ
ントを行う。
定されたデータは、アップダウンカウンタの０検知によ
り、それぞれ、カウントレジスタ３及び比較用レジスタ
７に転送される。アップダウンカウンタ１０１は、カウ
ント許可信号１０４が発生している時にカウントクロッ
ク１０２が入力されるとカウント動作を行ない、カウン
トレジスタに設定された値と０の間でアップダウンカウ
ントを行う。
【００３８】比較器６は、比較用レジスタ７で保持され
ているＵ相のＰＷＭ信号生成用データとアップダウンカ
ウンタ１のカウント値とが一致した場合、一致検出信号
１２を短絡防止用のデッドタイムを生成する遅延回路１
０と波形生成部１４とへ出力する。
ているＵ相のＰＷＭ信号生成用データとアップダウンカ
ウンタ１のカウント値とが一致した場合、一致検出信号
１２を短絡防止用のデッドタイムを生成する遅延回路１
０と波形生成部１４とへ出力する。
【００３９】波形生成部１４は、比較器６からの一致検
出信号１２と、遅延回路１０からの遅延信号１３、及
び、アップダウンカウンタ１０１からのカウント方向信
号１１を受け、＋Ｕ相と−Ｕ相のＰＷＭ信号１５，１６
を生成し出力する。バッファレジスタ４及び８はＣＰＵ
（図示せず）から書換可能なレジスタである。
出信号１２と、遅延回路１０からの遅延信号１３、及
び、アップダウンカウンタ１０１からのカウント方向信
号１１を受け、＋Ｕ相と−Ｕ相のＰＷＭ信号１５，１６
を生成し出力する。バッファレジスタ４及び８はＣＰＵ
（図示せず）から書換可能なレジスタである。
【００４０】次に、本発明の第２の実施の形態の３相パ
ルス幅変調波形発生装置について説明する。
ルス幅変調波形発生装置について説明する。
【００４１】本発明の第２の実施の形態の３相パルス幅
変調波形発生装置のカウントコントローラ１０３の構成
を図６に示し、動作タイミング図を図７に示す。
変調波形発生装置のカウントコントローラ１０３の構成
を図６に示し、動作タイミング図を図７に示す。
【００４２】図６を参照すると、本発明の第２の実施の
形態の３相パルス幅変調波形発生装置のカウントコント
ローラ１０３は、ＣＰＵによる書換が可能である計数値
を保持するバッファレジスタ３０２と、カウント方向切
替モニタ信号１０５を受けるＡＮＤ回路３０３と、ＡＮ
Ｄ回路３０３の出力であるロード許可信号３０４、カウ
ントクロック１０２およびバッファレジスタ３０２より
の計数データのそれぞれを受け、カウント許可信号１０
４を出力するデータロード機能を備えるダウンカウンタ
３０１を備える。
形態の３相パルス幅変調波形発生装置のカウントコント
ローラ１０３は、ＣＰＵによる書換が可能である計数値
を保持するバッファレジスタ３０２と、カウント方向切
替モニタ信号１０５を受けるＡＮＤ回路３０３と、ＡＮ
Ｄ回路３０３の出力であるロード許可信号３０４、カウ
ントクロック１０２およびバッファレジスタ３０２より
の計数データのそれぞれを受け、カウント許可信号１０
４を出力するデータロード機能を備えるダウンカウンタ
３０１を備える。
【００４３】次に、図７を参照して、本発明の第２の実
施の形態の３相パルス幅変調波形発生装置の動作を説明
する。
施の形態の３相パルス幅変調波形発生装置の動作を説明
する。
【００４４】データロード機能を備えるダウンカウンタ
３０１は、ロード許可信号３０４の発生時に、カウント
クロック１０２が入力されると、バッファレジスタ３０
２より計数データをロードし、ロード許可信号３０４が
インアクティブの場合にカウントクロック１０２が入力
されると、ダウンカウントを行う。
３０１は、ロード許可信号３０４の発生時に、カウント
クロック１０２が入力されると、バッファレジスタ３０
２より計数データをロードし、ロード許可信号３０４が
インアクティブの場合にカウントクロック１０２が入力
されると、ダウンカウントを行う。
【００４５】ロードされたデータは新たなデータロード
が行われるまで、ダウンカウンタ３０１内に保持され、
カウント値が０になるとカウント許可信号１０４を出力
し、保持されたロードデータから再びダウンカウントを
開始する。
が行われるまで、ダウンカウンタ３０１内に保持され、
カウント値が０になるとカウント許可信号１０４を出力
し、保持されたロードデータから再びダウンカウントを
開始する。
【００４６】尚、本発明の第２の実施の形態の３相パル
ス幅変調波形発生装置による効果は、先の述べた本発明
の第１の実施の形態の３相パルス幅変調波形発生装置と
同等である。
ス幅変調波形発生装置による効果は、先の述べた本発明
の第１の実施の形態の３相パルス幅変調波形発生装置と
同等である。
【００４７】
【発明の効果】以上の説明のように、本発明の三相ＰＷ
Ｍ波形発生装置では、キャリア周期のもととなるアップ
ダウンカウンタのカウント周期をカウント動作を止める
ことなく切り替えることにより、キャリア周期を変更す
ることが可能である。
Ｍ波形発生装置では、キャリア周期のもととなるアップ
ダウンカウンタのカウント周期をカウント動作を止める
ことなく切り替えることにより、キャリア周期を変更す
ることが可能である。
【００４８】これにより、キャリア周期変更前に参照し
ていた正弦波テーブル上の正弦波データ群を、キャリア
周期を変更後、そのまま異なる出力周波数の正弦波デー
タ群として利用することが可能となり、正弦波テーブル
の参照時において従来必要とされた出力周波数に合わせ
たテーブルアドレスの算出が不要となる（図１５正弦波
テーブル参照）。
ていた正弦波テーブル上の正弦波データ群を、キャリア
周期を変更後、そのまま異なる出力周波数の正弦波デー
タ群として利用することが可能となり、正弦波テーブル
の参照時において従来必要とされた出力周波数に合わせ
たテーブルアドレスの算出が不要となる（図１５正弦波
テーブル参照）。
【００４９】また、これにより、テーブルアドレス演算
に用いられるステップアドレスの算出も不要となる（図
１６ステップアドレス設定フローの削減）。
に用いられるステップアドレスの算出も不要となる（図
１６ステップアドレス設定フローの削減）。
【００５０】以上により、本発明の三相ＰＷＭ波形発生
装置では、ＰＷＭ出力処理におけるＣＰＵの処理能力に
対する負担の軽減が可能であり、特に、負荷が大きくな
る出力周波数変更時において、ＣＰＵの負荷を軽減する
ことができる。
装置では、ＰＷＭ出力処理におけるＣＰＵの処理能力に
対する負担の軽減が可能であり、特に、負荷が大きくな
る出力周波数変更時において、ＣＰＵの負荷を軽減する
ことができる。
【図１】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置のブロック図である。
波形発生装置のブロック図である。
【図２】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置のカウントコントロールのブロック図であ
る。
波形発生装置のカウントコントロールのブロック図であ
る。
【図３】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置の動作を説明する第１のタイムチャートで
ある。
波形発生装置の動作を説明する第１のタイムチャートで
ある。
【図４】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置の動作を説明する第２のタイムチャートで
ある。
波形発生装置の動作を説明する第２のタイムチャートで
ある。
【図５】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置の動作を説明する第３のタイムチャートで
ある。
波形発生装置の動作を説明する第３のタイムチャートで
ある。
【図６】本発明の第２の実施の形態の３相パルス幅変調
波形発生装置のカウントコントロールのブロック図であ
る。
波形発生装置のカウントコントロールのブロック図であ
る。
【図７】本発明の第２の実施の形態の３相パルス幅変調
波形発生装置の動作を説明する第４のタイムチャートで
ある。
波形発生装置の動作を説明する第４のタイムチャートで
ある。
【図８】３相パルス幅変調波形発生装置の出力処理を示
すフローチャートである。
すフローチャートである。
【図９】本発明の第１の実施の形態の３相パルス幅変調
波形発生装置のＴｉｍｉｎｇ設定処理を示すフローチャ
ートである。
波形発生装置のＴｉｍｉｎｇ設定処理を示すフローチャ
ートである。
【図１０】本発明の第１の実施の形態の３相パルス幅変
調波形発生装置の周波数変更処理を示すフローチャート
である。
調波形発生装置の周波数変更処理を示すフローチャート
である。
【図１１】３相パルス幅変調波形発生装置の変調方法を
説明する図である。
説明する図である。
【図１２】３相パルス幅変調波形発生装置の動作を説明
する波形図である。
する波形図である。
【図１３】本発明の第１の実施の形態の３相パルス幅変
調波形発生装置の動作を説明する別の波形図である。
調波形発生装置の動作を説明する別の波形図である。
【図１４】従来技術の３相パルス幅変調波形発生装置の
ブロック図である。
ブロック図である。
【図１５】従来技術の３相パルス幅変調波形発生装置の
Ｔｉｍｉｎｇ設定処理を示すフローチャートである。
Ｔｉｍｉｎｇ設定処理を示すフローチャートである。
【図１６】従来技術の３相パルス幅変調波形発生装置の
周波数変更処理を示すフローチャートである。
周波数変更処理を示すフローチャートである。
１，１０１ アップダウンカウンタ ２，１０２ カウントクロック ３ カウントレジスタ ４，８ バッファレジスタ ５，９ 転送許可信号 ６ 比較器 ７ 比較用レジスタ １０ 遅延回路 １１ カウント方向信号 １２ 一致検出信号 １３ 遅延信号 １４ 波形生成部 １５ ＋Ｕ相ＰＷＭ信号 １６ −Ｕ相ＰＷＭ信号 １７，１８ スリーステートバッファ １９ 出力停止信号 １０４ カウント許可信号 １０５ カウント方向切替モニタ信号 １０３ カウントコントローラ ２０１ クロックカウンタ ２０２ 計数レジスタ ２０３ バッファレジスタ ２０４ 比較器 ２０５ ＡＮＤ回路 ２０６ 計数更新許可信号 ３０１ ダウンカウンタ ３０２ バッファレジスタ ３０３ ＡＮＤ回路 ３０４ ロード許可信号 ４０１ 三角波
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48
Claims (6)
- 【請求項１】 スイッチング素子を使用したインバータ
手段に用いられる３相パルス幅変調波形発生装置であっ
て、 転送信号により保持している第１のデータを転送する第
１のバッファと、前記第１のバッファのデータを受ける
カウントレジスタと、カウントクロックに基づいてカウ
ント動作するアップダウンカウンタと、前記カウントク
ロックを受けて前記カウントクロックを計数し、カウン
ト許可信号を発生し、前記アップダウンカウンタの計数
およびカウント方向を制御するカウントコントローラ
と、転送信号により保持している第２のデータを転送す
る第２のバッファと、前記第２のバッファのデータを受
ける比較レジスタと、前記アップダウンカウンタの計数
値と前記第２のバッファの値とを比較する比較器とを備
え、前記３相パルスの出力周波数を変更する時には、前記ア
ップダウンカウンタのカウント動作を止めることなく、
前記アップダウンカウンタは、カウント方向切り替え信
号を出力し、前記アップダウンカウンタの計数値と前記
第２のバッファの値とが一致した場合、前記アップダウ
ンカウンタの出力および前記比較器の出力を受けて、前
記３相パルス幅変調波を発生する３相パルス幅変調波形
発生手段を有することを特徴とする３相パルス幅変調波
形発生装置。 - 【請求項２】 前記第１のデータは、前記アップダウン
カウンタのアップカウントからダウンカウントへの切替
値である請求項１記載の３相パルス幅変調波形発生装
置。 - 【請求項３】 前記第２のデータは、前記３相パルス幅
変調波形生成データである請求項１または２記載の３相
パルス幅変調波形発生装置。 - 【請求項４】 前記３相パルス幅変調波形発生手段は、
前記比較器の出力を受けて、前記インバータ手段の短絡
を防止する遅延回路を備える請求項１，２または３記載
の３相パルス幅変調波形発生装置。 - 【請求項５】 前記カウントコントローラは、前記カウ
ント方向切り替え信号を受ける請求項１，２，３または
４記載の３相パルス幅変調波形発生装置。 - 【請求項６】 前記カウントコントローラは、前記カウ
ントクロックに基づいてカウント動作する第１のクロッ
クカウンタと、第３のバッファレジスタと、前記第３の
バッファレジスタの出力を受ける計数レジスタと、前記
計数レジスタと前記第１のクロックカウンタとを比較す
る第２の比較器と、前記前記カウント方向切り替え信号
と前記比較器の出力とを受けるＡＮＤ回路とを備える請
求項１，２，３，４または５記載の３相パルス幅変調波
形発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33662999A JP3350010B2 (ja) | 1999-11-26 | 1999-11-26 | ３相パルス幅変調波形発生装置 |
| US09/722,013 US6448827B1 (en) | 1999-11-26 | 2000-11-27 | Three-phase pulse width modulation waveform generator |
| DE10060991A DE10060991C2 (de) | 1999-11-26 | 2000-11-27 | Verbesserter Dreiphasen-Pulsweitenmodulation-Wellenformerzeuger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33662999A JP3350010B2 (ja) | 1999-11-26 | 1999-11-26 | ３相パルス幅変調波形発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001157457A JP2001157457A (ja) | 2001-06-08 |
| JP3350010B2 true JP3350010B2 (ja) | 2002-11-25 |
Family
ID=18301144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33662999A Expired - Fee Related JP3350010B2 (ja) | 1999-11-26 | 1999-11-26 | ３相パルス幅変調波形発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6448827B1 (ja) |
| JP (1) | JP3350010B2 (ja) |
| DE (1) | DE10060991C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4509535B2 (ja) * | 2002-11-19 | 2010-07-21 | パナソニック株式会社 | 半導体装置および制御方法 |
| JP3677497B2 (ja) | 2002-12-25 | 2005-08-03 | Ｎｅｃマイクロシステム株式会社 | パルス幅変調波形発生装置及び３相パルス幅変調波形発生装置 |
| US7049771B2 (en) * | 2004-01-27 | 2006-05-23 | Nippon Yusoki Co., Ltd. | Multi-phase carrier signal generator and multi-phase carrier signal generation method |
| US7049778B2 (en) * | 2004-02-09 | 2006-05-23 | Nippon Yusoki Co., Ltd. | Inverter control apparatus and inverter control method |
| US7227317B2 (en) | 2004-06-10 | 2007-06-05 | Atmel Corporation | Method and system for enhanced dimming resolution in a light ballast through use of multiple control frequencies |
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
| JP4816508B2 (ja) * | 2007-03-02 | 2011-11-16 | ヤマハ株式会社 | Δς型ａｄ変換器およびｄ級アンプ並びにｄｃ−ｄｃ変換器 |
| JP5319986B2 (ja) * | 2008-08-26 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | パルス生成装置 |
| KR101272595B1 (ko) | 2011-12-12 | 2013-06-11 | 기아자동차주식회사 | Ｄｃ 모터용 스위칭 소자 제어 장치 및 방법 |
| US8653871B1 (en) * | 2012-11-09 | 2014-02-18 | Atmel Corporation | Counter circuit |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095165A (en) * | 1976-10-18 | 1978-06-13 | Bell Telephone Laboratories, Incorporated | Switching regulator control utilizing digital comparison techniques to pulse width modulate conduction through a switching device |
| JPS6152193A (ja) * | 1984-08-22 | 1986-03-14 | Toshiba Corp | Ｐｗｍ制御回路 |
| US4613933A (en) * | 1985-01-07 | 1986-09-23 | Allied Corporation | Digital drive system for pulse width modulated power control |
| US4722094A (en) * | 1985-12-16 | 1988-01-26 | Allied Corporation | Digital rate detection circuit |
| JP3023680B2 (ja) | 1988-06-23 | 2000-03-21 | キヤノン株式会社 | Ｐｗｍ制御装置 |
| EP0409185B1 (en) | 1989-07-18 | 1995-11-08 | Mita Industrial Co., Ltd. | Method of calculating motor control voltage and motor control device using the method |
| US5193122A (en) * | 1990-12-03 | 1993-03-09 | Xerox Corporation | High speed halftone detection technique |
| JPH04236190A (ja) | 1991-01-11 | 1992-08-25 | Toyota Motor Corp | ブラシレスモータのための電気制御装置 |
| JP3156269B2 (ja) * | 1991-04-10 | 2001-04-16 | 松下電器産業株式会社 | ディジタル三相ｐｗｍ波形発生装置 |
| FR2702044B1 (fr) * | 1993-02-26 | 1995-05-24 | Marwal Systems Sa | Circuit de traitement pour signal de sortie de capteur analogique résistif, notamment pour jauge de carburant sur véhicule automobile et systèmes équipés. |
| US5500627A (en) * | 1994-01-19 | 1996-03-19 | Alliedsignal Inc. | Precision duty cycle phase lock loop |
| JP3341004B2 (ja) | 1995-05-23 | 2002-11-05 | 株式会社日立製作所 | パルス幅変調方式インバータの制御装置 |
| US5663616A (en) * | 1995-08-17 | 1997-09-02 | Delco Electronics Corporation | Noise tolerant brushless motor position monitoring apparatus and method |
| JP2842824B2 (ja) | 1996-01-30 | 1999-01-06 | 日本電気アイシーマイコンシステム株式会社 | Ｐｗｍ信号発生装置 |
| GB9607229D0 (en) * | 1996-04-04 | 1996-06-12 | Switched Reluctance Drives Ltd | Analogue to digital converter |
| JP3404230B2 (ja) | 1996-10-07 | 2003-05-06 | 松下電器産業株式会社 | 三相ｐｗｍ波形発生装置 |
-
1999
- 1999-11-26 JP JP33662999A patent/JP3350010B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-27 US US09/722,013 patent/US6448827B1/en not_active Expired - Fee Related
- 2000-11-27 DE DE10060991A patent/DE10060991C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10060991C2 (de) | 2003-11-13 |
| US6448827B1 (en) | 2002-09-10 |
| JP2001157457A (ja) | 2001-06-08 |
| DE10060991A1 (de) | 2001-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101667980B1 (ko) | 다상 ｐｗｍ 신호들의 외부 동기화 장치 및 방법 | |
| JPH07108095B2 (ja) | インバータ装置及びその制御方法 | |
| JP2007295647A (ja) | インバータの同期運転方式 | |
| JP3350010B2 (ja) | ３相パルス幅変調波形発生装置 | |
| JPH05176547A (ja) | マイクロコンピュータ | |
| US20150357822A1 (en) | Inverter electric generator system and inverter electric generator thereof | |
| US20050190005A1 (en) | Method and apparatus for generating pulse-width modulated waveform | |
| US20090189556A1 (en) | Motor drive device and semiconductor integrated circuit device | |
| JPH05292753A (ja) | Ｐｗｍインバータの電流検出方法 | |
| EP3343758B1 (en) | Semiconductor device and power conversion device | |
| JP3677497B2 (ja) | パルス幅変調波形発生装置及び３相パルス幅変調波形発生装置 | |
| JP4135132B2 (ja) | Ｐｗｍ制御装置 | |
| JPH09149660A (ja) | Ｐｗｍ制御インバータの制御装置 | |
| WO2005034327A1 (ja) | インバータ装置 | |
| JPH07163189A (ja) | モータのｐｗｍ制御装置 | |
| JP2019193455A (ja) | 電動機の制御方法および制御装置 | |
| JP3404230B2 (ja) | 三相ｐｗｍ波形発生装置 | |
| JP3777242B2 (ja) | モータ制御装置 | |
| JPH0822146B2 (ja) | 電圧形多相ｐｗｍインバータの制御装置 | |
| JP4062949B2 (ja) | 可変速制御装置 | |
| JPH11122938A (ja) | Ｐｗｍパルス生成回路とそれを用いた制御システム | |
| JP2003116295A (ja) | 電動機の駆動制御装置 | |
| JP3931590B2 (ja) | 電動機の駆動制御装置 | |
| JP4257484B2 (ja) | Ｐｗｍ発生装置 | |
| JP4066228B2 (ja) | 同期運転装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020820 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130913 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |