JPH11122938A - Ｐｗｍパルス生成回路とそれを用いた制御システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＰＷＭパルス生成回路とそれを用いた制御シ
ステムを提供する。 【解決手段】 アップダウンカウンタの計数出力と第１
のレジスタに設定されたデューティ値から第２のレジス
タに設定されたデッドタイム値を減算した減算結果とを
第３のディジタルコンパレータで大小比較し、論理回路
によりアップダウンカウンタがアップカウント動作のと
き第１のコンパレータによりデューティ値に対して計数
動作が大きくなった時点で第１の出力を非活性レベルと
し、ダウンカウント動作のとき第３のコンパレータによ
り減算結果に対して計数動作が小さくなった時点で第１
の出力を活性レベルとし、アップカウント動作のとき第
２のコンパレータにより加算結果に対して計数動作が大
きくなった時点で第２の出力を活性レベルとし、ダウン
カウント動作のとき第１のコンパレータにより上記デュ
ーティ値に対して計数動作が小さくなった時点で第２の
出力を非活性レベルとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＷＭ（パルス
幅変調）パルス生成回路とそれを用いた制御システムに
関し、例えばモータ駆動用の相補ＰＷＭパルス生成回路
を内蔵したマイクロコンピュータ等及びそれを用いた制
御システムに利用して有効な技術に関するものである。

【０００２】

【従来の技術】エアーコンデショナなどのモータ制御、
ＡＣインダクションサーボモータなどの、いわゆるイン
バーターモータ制御に適したＰＷＭ（パルス幅変調）出
力を行うタイマを内蔵したシングルチップのマイクロコ
ンピュータの例として、特開平８−２６３１０４号公報
がある。いわゆるインバーターモータ制御に適したＰＷ
Ｍ（パルス幅変調）出力では、アーム短絡防止のために
上下アームの間にいわゆるデッドタイムを設ける必要が
ある。

【０００３】上記タイマは、上記デッドタイムに相当す
る時間差を持った２本のアップカウンタ及び２本のダウ
ンカウンタを設け、これらが下限値と上限値の間をカウ
ントするようにし、相対的に大きい値をカウントするア
ップカウンタの上限値と相対的に大きい値をカウントす
るダウンカウンタの上限値が一致するようにし、相対的
に小さい値をカウントするアップカウンタの上限値と相
対的に小さい値をカウントするダウンカウンタとが１／
２周期に相当するカウント値で交わるようにし、相対的
に大きい値をカウントするアップカウンタと相対的に大
きい値をカウントするダウンカウンタとがデッドタイム
に相当するカウント値で交わるようにし、相対的に小さ
い値をカウントするアップカウンタと相対的に小さい値
をカウントするダウンカウンタとが下限値で接するよう
にして上下対称のカウントを実現するものである。

【０００４】

【発明が解決しようとする課題】上記のタイマでは、任
意のタイミングで新しいデューティ値を書き込むことは
可能であるが、０％〜１００％範囲でのデューティのパ
ルスを出力させつつ、デッドタイムを確保するためにデ
ューティ値の変更がカウンタ動作が終了する（谷）、又
は（山）を境にして行われるという制限を持つ。そのた
めに高速応答で高精度のモータ制御を行う場合に問題が
生じる。そして、２つのアップダウンカウンタを用いる
とともに上記デッドタイムを設定するために別にサブカ
ウンタを設ける等の回路が複雑になってしまうという問
題も有する。

【０００５】この発明の目的は、回路の簡素化と使い勝
手の向上を実現したＰＷＭパルス生成回路とそれを用い
た制御システムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、アップダウンカウンタの計
数出力と第１のレジスタに記憶されたデューティ値とを
第１のディジタルコンパレータで大小比較し、上記アッ
プダウンカウンタの計数出力と第１のレジスタに設定さ
れたデューティ値と第２のレジスタに設定されたデッド
タイム値との加算結果とを第２のディジタルコンパレー
タで大小比較し、上記アップダウンカウンタの計数出力
と第１のレジスタに設定されたデューティ値から上記第
２のレジスタに設定されたデッドタイム値を減算した減
算結果とを第３のディジタルコンパレータで大小比較
し、論理回路により上記アップダウンカウンタがアップ
カウント動作のとき第１のコンパレータにより上記デュ
ーティ値に対して計数動作が大きくなった時点で第１の
出力を非活性レベルとし、ダウンカウント動作のとき第
３のコンパレータにより上記減算結果に対して計数動作
が小さくなった時点で上記第１の出力を活性レベルと
し、アップカウント動作のとき第２のコンパレータによ
り上記加算結果に対して計数動作が大きくなった時点で
第２の出力を活性レベルとし、ダウンカウント動作のと
き第１のコンパレータにより上記デューティ値に対して
計数動作が小さくなった時点で上記第２の出力を非活性
レベルとする。

【０００７】

【発明の実施の形態】図１には、この発明に係るＰＷＭ
パルス生成回路の一実施例のブロック図が示されてい
る。同図のＰＷＭパルス生成回路は、公知の半導体集積
回路の製造技術により、特に制限されないが、後述する
ような１チップのマイクロコンピュータを構成する他の
回路ブロックとともに単結晶シリコンのような半導体基
板上において形成される。

【０００８】アップダウンカウンタ６は、ＰＷＭパルス
の周期をカウントするものであり、前記公報と同様にア
ップカウンタとダウンカウンタとの組み合わせで構成す
るもの、あるいはアップカウント動作とダウンカウント
動作とが切り替えられる構成とするもののいずれであっ
てもよい。ＰＷＭパルスの周期は、図示しない基本クロ
ック信号と、その計数値とで決められる。つまり、基本
クロック信号の１周期をＴとすると、アップとダウンの
計数値をＮとすると、Ｔ×２ＮでＰＷＭパルスの１周期
が設定される。

【０００９】レジスタ２には、デューティ値が設定され
る。レジスタ４には、デッドタイム値（ｄｔ）が設定さ
れる。上記レジスタ２のデューティ値と上記レジスタ４
のデッドタイム値とは、加算回路５で加算され、コンペ
アレジスタ１０を通してディジタルコンパレータ１６の
一方の入力に供給される。このディジタルコンパレータ
１６の他方の入力には、上記アップダウンカウンタ６の
計数値が供給される。上記レジスタ２のデューティ値か
ら上記レジスタ４のデッドタイム値を減算回路７により
減算し、その減算結果をコンペアレジスタ１２を通して
ディジタルコンパレータ１８の一方の入力に供給され
る。このディジタルコンパレータ１８の他方の入力に
は、上記アップダウンカウンタ６の計数値が供給され
る。また、上記レジスタ２のデューティ値は、特に制限
されないが、コンペアレジスタ８を通してディジタルコ
ンパレータ１４の一方の入力に供給される。このディジ
タルコンパレータ１４の他方の入力には、上記アップダ
ウンカウンタ６の計数値が供給される。

【００１０】上記３つのディジタルコンパレータ１４、
１６、１８の出力３１、３３、３５は、論理回路１９に
入力され、ここで相補ＰＷＭパルス４２と４４が生成さ
れる。論理回路１９では、上記３つのコンパレータ出力
３１、３３及び３５を組み合わせて、上記デッドタイム
値に対応したノンオーバーラップの相補ＰＷＭパルスを
形成する。この場合、特に制限されないが、論理回路１
９においては、任意のタイミングでのデューティ値の変
更にも応答して出力パルスを形成するとともに上記必要
なデッドタイムの設定が行えるようデッドタイムカウン
タＤＴＣを内蔵し、後述するような相補ＰＷＭパルスの
出力制限が行われる。

【００１１】図２には、この発明に係るＰＷＭパルス生
成回路の基本的な動作を説明するための波形図が示され
ている。同図においては、横軸が時間軸とされ、縦軸は
計数値又は電圧レベルを表している。アップダウンカウ
ンタ６のアップカウント動作期間３０ではアップ計数動
作が行われて、計数値が最小値から最大値まで変化す
る。ダウンカウント動作期間３２では、上記最大値から
ダウン計数動作が行われて計数値が上記最小値まで変化
する。このような計数動作に対応した三角波が得られ
る。

【００１２】上記アップ動作期間３０に対応した三角波
の立ち上がり期間において三角波がデューティ値より大
きくなった時点で内部パルス３６がハイレベル（活性レ
ベル）からロウレベル（非活性レベル）に変化し、上記
デューティ値にデッドタイム値ｄｔを加算した加算結果
より大きくなった時点で内部パルス３４がロウレベル
（非活性レベル）からハイレベル（活性レベル）に変化
する。上記内部パルス３６がロウレベルにされてから、
上記内部パルス３４がハイレベルに変化するまでの時間
がデッドタイムであり、後述するようなモータドライブ
を行うインバータ回路での短絡を防止する。

【００１３】上記ダウン動作期間３２に対応した三角波
の立ち下がり期間において三角波がデューティ値より小
さくなった時点で内部パルス３４がハイレベル（活性レ
ベル）からロウレベル（非活性レベル）に変化し、上記
デューティ値からデッドタイム値ｄｔを減算した減算結
果より小さくなった時点で内部パルス３６がロウレベル
（非活性レベル）からハイレベル（活性レベル）に変化
する。上記内部パルス３４がロウレベルにされてから、
上記内部パルス３６がハイレベルに変化するまでの時間
がデッドタイムであり上記同様なインバータ回路での短
絡を防止する。

【００１４】上記内部パルス３４と３６は、相補ＰＷＭ
パルスとし、出力パルス４２と４４に対応されている。
後述するように上記アップ動作期間３０又はダウン動作
期間３２においてデューティ値を変更した場合でのデッ
ドタイムを確保するために設けられたデッドタイムカウ
ンタは、上記アップ動作期間３０では上記内部パルス３
６の立ち下がりによりデッドタイムの計数動作を行い、
その計数期間中はロウレベル（非活性レベル）の制御信
号４０を形成し、上記ダウン動作期間３２では上記内部
パルス３４の立ち下がりによりデッドタイムの計数動作
を行い、その計数期間中はロウレベル（非活性レベル）
の制御信号３８を形成している。

【００１５】図２のようにデューティ値が三角波の１周
期にわたって、カウンタの最小計数値＋ｄｔ＜デューテ
ィ値＜カウンタの最大計数値−ｄｔの範囲であるとき、
上記内部パルス３４，３６は、上記出力パルス４２，４
４とそれぞれ一致しており、上記デッドタイム出力３
８，４０は実質的には意味を持たない。したがって、デ
ューティ値を上記の範囲内で変更するという制限を行う
ならら、上記デッドタイムカウンタＤＴＣを省略するこ
とができる。

【００１６】図３には、この発明に係るＰＷＭパルス生
成回路の動作を説明するためのフローチャート図が示さ
れている。上記動作を信号処理の手順として説明するな
ら次の通りとなる。ＰＷＭパルス生成動作前にデューテ
ィ値とデッドタイム値は設定されているものとする。動
作開始によりステップ（１）では、アップダウンカウン
タの動作を開始させる。ステップ（２）では、アップダ
ウンカウンタ値と上記設定されているデューティ値、ア
ップダウンカウンタ値と上記デューティ値＋ｄｔ（デッ
ドタイム値）又はデューティ値−ｄｔ（デッドタイム
値）を比較する。

【００１７】ステップ（３）では、上記比較結果により
内部相補パルス３４と３６を生成する。つまり、アップ
計数期間３０において、計数値＞デューティ値のときに
内部パルス３６を活性レベルから非活性レベルにし、計
数値＞デューティ値＋ｄｔのときに内部パルス３４を非
活性レベルから活性レベルに変化させる。逆にダウン計
数期間３２において、計数値＜デューティ値のときに内
部パルス３４を活性レベルから非活性レベルにし、計数
値＜デューティ値−ｄｔのときに内部パルス３６を非活
性レベルから活性レベルに変化させる。

【００１８】ステップ（４）と（５）は、上記ステップ
（３）の処理と並行して、上記内部パルス３６と３４の
立ち下がり（活性レベルから非活性レベルへの変化タイ
ミング）でデッドタイムカウンタを起動し、そのデッド
タイム計数動作中にはＯＦＦ（非活性レベル）になる制
限パルス３８と４０を生成するものである。ステップ
（６）では、上記内部パルス３４と制限パルス４０、内
部パルス３６と制限パルス３８との論理積で相補ＰＷＭ
パルス４２と４４を生成する。そして、ステップ（７）
では、上記パルス４２と４４を１組の正相・逆相パルス
からなる相補ＰＷＭパルスとして出力させる。

【００１９】図４には、この発明に係るＰＷＭパルス生
成回路の動作を説明するための波形図が示されている。
同図では、０％から１００％までのデューティ値の変化
を任意のタイミングで行う一例が示されている。例え
ば、Ａの部分のように、ダウン計数動作期間において、
デューティ値＜計数値のときに、デューティ値−ｄｔ＞
計数値となるようにデューティ値を変化させると、計数
値＜デューティ値、計数値＜デューティ値−ｄｔの関係
が同時に成立し、内部パルス３４の立ち下がりと、内部
パルス３６の立ち上がりが同時に発生して上記ｄｔに対
応したデッドタイムが確保できない。しかしながら、上
記内部パルス３４の立ち下がりによりデッドタイムカウ
ンタが動作して制限パルス３８を発生させている。この
制限パルス３８により出力パルス４４の立ち上がりが制
限されて所望のデッドタイムを確保することができる。

【００２０】Ｂの部分のように、三角波の山の部分にお
いて、デューティ値＋ｄｔ＜カウンタ最大計数値のとき
に、デューティ値＞カウンタ最大計数値、かつデューテ
ィ値−ｄｔ＜カウンタ最大計数値となるようなでデュー
ティ値の変更を行うと、内部パルス３４と３６の間では
上記ｄｔに対応した十分なデッドタイムが確保できなく
なる。しかしながら、このような場合でも、上記内部パ
ルス３４の立ち下がりに同期してデッドタイムカウンタ
が動作して制限パルス３８を発生させるものである。こ
の制限パルス３８により出力パルス４４の立ち上がりが
制限されて所望のデッドタイムを確保することができ
る。したがって、デューティ値を０％から１００％まで
任意のタイミングで変更しつつ、上記デッドタイムカウ
ンタの動作によって必要なデッドタイムを確保した相補
ＰＷＭ出力パルス４２と４４を得ることができる。

【００２１】図５には、この発明に係るＰＷＭパルス生
成回路の他の動作を説明するための波形図が示されてい
る。同図では、１００％から０％までのデューティ値の
変化を任意のタイミングで行う一例が示されている。例
えば、Ｃの部分のように、三角波の山の部分においてデ
ューティ値＞カウンタ最大計数値のときに、デューティ
値＜カウンタ最大計数値となるようにデューティ値を変
化させると、計数値＞デューティ値、計数値＞デューテ
ィ値−ｄｔの関係が同時に成立し、内部パルス３４の立
ち上がりと、内部パルス３６の立ち下がりが同時に発生
して上記ｄｔに対応したデッドタイムが確保できない。
しかしながら、上記内部パルス３６の立ち下がりにより
デッドタイムカウンタが動作して制限パルス４０を発生
させている。この制限パルス４０により出力パルス４２
の立ち上がりが制限されて所望のデッドタイムを確保す
ることができる。

【００２２】Ｄの部分のように、アップ計数動作期間に
おいてデューティ値＞計数値のときに、デューティ値＋
ｄｔ＜計数値となるようにデューティ値を変化させる
と、計数値＞デューティ値、計数値＞デューティ値＋ｄ
ｔの関係が同時に成立し、内部パルス３６の立ち下がり
と、内部パルス３４の立ち上がりが同時に発生して上記
ｄｔに対応したデッドタイムが確保できない。しかしな
がら、上記内部パルス３６の立ち下がりによりデッドタ
イムカウンタが動作して制限パルス４０を発生させてい
る。この制限パルス４０により出力パルス４２の立ち上
がりが制限されて所望のデッドタイムを確保することが
できる。

【００２３】Ｅの部分のように、三角波の谷の部分にお
いて、デューティ値−ｄｔ＞カウンタ最小計数値のとき
に、デューティ値＜カウンタ最小計数値、かつデューテ
ィ値＋ｄｔ＞カウンタ最小計数値となるようなデューテ
ィ値の変更を行うと、内部パルス３４と３６の間では上
記ｄｔに対応した十分なデッドタイムが確保できなくな
る。しかしながら、このような場合でも、上記内部パル
ス３６の立ち下がりに同期してデッドタイムカウンタが
動作して制限パルス４０を発生させるものである。この
制限パルス４０により出力パルス４２の立ち上がりが制
限されて所望のデッドタイムを確保することができる。
したがって、デューティ値を１００％から０％まで任意
のタイミングで変更しつつ、上記デッドタイムカウンタ
の動作によって必要なデッドタイムを確保した相補ＰＷ
Ｍ出力パルス４２と４４を得ることができる。

【００２４】図６には、この発明に係るＰＷＭパルス生
成回路の他の一実施例のブロック図が示されている。同
図では、論理回路１９を中心により具体的な回路構成が
示されている。デューティ値が設定されるレジスタ２と
デッドタイム値が設定されるレジスタ４は、後述するよ
うなマイクロコンピュータのデータバスを通してそれぞ
れの設定値が入力される。上記レジスタ４に記憶された
デッドタイム値は、内部バスＩＢＵＳを通して論理回路
１９に含まれるデッドタイムカウンタに初期値として設
定される。

【００２５】論理回路１９において、内部パルス３４と
３６を発生するパルス回路ＬＯＧ１とＬＯＧ２が設けら
れる。このパルス回路ＬＯＧ１は、特に制限されない
が、コンパレータ１６の出力信号３３が計数値＞デュー
ティ値＋ｄｔのときにセットされ、コンパレータ１４の
出力信号３１が計数値＜デューティ値のときにリセット
されるようなフリップフロップ回路で構成される。ある
いは、アップ計数動作期間３０の信号と、ダウン計数動
作期間３２の信号と、上記コンパレータ出力３１と３３
の組み合わせにより前記内部パルス３４を発生させる。
上記パルス回路ＬＯＧ２も上記同様にコンパレータ１４
の出力信号３１が計数値＞デューティ値のときにリセッ
トされ、コンパレータ１８の出力信号３５が計数値＜デ
ューティ値−ｄｔのときにセットされるようなフリップ
フロップ回路で構成される。あるいは、アップ計数動作
期間３０の信号と、ダウン計数動作期間３２の信号と、
上記コンパレータ出力３１と３５の組み合わせにより前
記内部パルス３６を発生させる。

【００２６】上記のような内部パルス３４と３６は、そ
れぞれアンドゲート回路Ｇ１とＧ２を通して出力パルス
４２と４４として出力される。上記アンドゲート回路Ｇ
１とＧ２の他方の入力には、上記デッドタイムカウンタ
ＤＴＣで形成された制限パルス４０と３８が供給され、
前記図４や図５におけるＡないしＥの部分での立ち上が
り側の出力パルスの制限を行う。

【００２７】特に制限されないが、アップダウンカウン
タのカウント範囲は、 ２ｄｔ＜計数値＜１／２周期＋２ｄｔ とするのがよい。この理由は、上記図４や図５に示すよ
うに、デューティ値を最小計数値−ｄｔに設定する場合
があり、このときデューティ値−ｄｔが最小計数値−２
ｄｔになるため、デューティ値−ｄｔ≧０となるように
カウンタの最小計数値を２ｄｔとする。カウント範囲を
このようにすることで、デューティ値を０％から１００
％まで任意の範囲に設定することができる。カウンタの
最小計数値、最大計数値は予め別のレジスタに設定され
る。

【００２８】図７には、この発明が適用されたシングル
チップマイクロコンピュータを用いた制御システムの一
実施例の概略ブロック図が示されている。この実施例
は、ＡＣインダクションサーボモータなどのモータ制御
に向けられている。ＰＷＭパルス生成回路１により相補
３相のＰＷＭ出力Ｕ，Ｕ＃、Ｖ，Ｖ＃及びＷ，Ｗ＃を形
成し、それを用いてインバータ回路などのバッファ回路
を介してモータを駆動する。インバータ回路の前段にバ
ッファ回路を接続したりすることもできる。出力極性を
選択できるのでバッファ回路の段数によって出力極性を
選択することができる。上記ＰＷＭパルス生成回路１
は、図１又は図６の回路が３組から構成される。ただ
し、レジスタ４ととアップダウンカウンタ６は共通に用
いることができる。加算回路５や減算回路７も時分割的
に使用するものであってもよい。

【００２９】これらの正相／逆相（Ｕ，Ｕ＃）（Ｖ，Ｖ
＃）及び（Ｗ，Ｗ＃）出力が、インバータ回路の直列に
接続されたトランジスタのゲートに入力されている。前
述の通り、パルス生成回路１では相補ＰＷＭ出力の正相
／逆相の変化点には、デッドタイムｄｔを挿入すること
ができるから、上記インバータ回路の直列に接続された
トランジスタが同時にオン状態になり、不所望の貫通電
流を発生してしまうことがないとともに、インバータ回
路の直列に接続されたトランジスタが同時にオフ状態に
なるという不安定な状態を不所望の長時間にわたって発
生してしまうことがない。

【００３０】かかるインバータ回路の出力が、モータを
駆動する。例えば、上記インバータ回路の出力がモータ
の内部で、例えばいわゆるＹ結線（又はスター結線）さ
れた固定子捲線に与えられ、２出力がハイレベル、１出
力がロウレベルにされると、抵抗分割によって電源電圧
の２／３が生成される。同様に、１出力がハイレベル
に、２出力がロウレベルにされると、抵抗分割によって
電源電圧の１／３が生成される。かかるハイレベルの期
間をＰＷＭ制御することによって、出力電圧を変化させ
ていくことができる。パルス生成回路１の相補ＰＷＭパ
ルスの周波数を搬送波として、所望の正弦波信号などを
パルス信号で近似した出力を可能にする。後述するよう
にパルスのハイレベルの幅（パルスデューティ）が、所
望の正弦波信号などの振幅に対応するようにされる。

【００３１】インバータ回路は、電源回路・コンバータ
回路・平滑回路から電圧が供給される。かかる電源回路
・コンバータ回路・平滑回路の一部又は全部をインバー
タ回路と一体的に構成してもよい。この出力電流が所望
の値以上であることを検出して、この過電流検出信号を
遮断入力として入力する。過電流が検出され、遮断入力
が入力されると、インバータモータを停止させる。ま
た、ハードウェア的な出力の停止の他、ソフトウェア処
理が必要であれば、上記過電流検出信号を割り込み入力
ＮＭＩに入力すればよい。遮断入力機能を使うことによ
り、中央処理装置ＣＰＵのソフトウェア処理によって出
力値を固定するより、短い時間で出力を遮断することが
できる。また、電圧の低下などを検出して、上記同様な
処理を行うようにすることもできる。

【００３２】２相のインバータ駆動電流を検出して、Ａ
／Ｄ変換器のアナログ入力に入力する。これらのアナロ
グ入力は、上記ＰＷＭパルス生成回路１からの所定の信
号によって起動され、２チャンネル同時ないし連続的に
Ａ／Ｄ変換する。モータに接続された２相エンコーダパ
ルス（光学式エンコーダまたは回転エンコーダなど）
を、波形整形回路を介して入力し、モータの位置と速度
の検出を行いモータ制御の相切り替えを行う転流処理を
行う。モータの位置検出については、上記のほかに種々
の方法をとることができる。例えば、モータの誘起電圧
をＡ／Ｄ変換器によって検出して、モータの磁極位置を
判定して位置検出を行うことができる。また、モータの
ホール素子の出力３本を入力し、モータの磁極位置検
出、回転速度を検出したりするようにしてもよい。

【００３３】速度の指令などが、上位ＣＰＵ又はマイク
ロコンピュータから与えられる。これは、特に制限され
ないが、パルス列として入力される。上位のＣＰＵの他
に、ボリュームなどが出力するエンコーダ信号であって
もよい。マイクロコンピュータは、速度指令に合致する
ように、回転速度検出結果に基づいてＰＷＭ出力制御を
行う。２相のインバータ駆動電流（Ｉ１，Ｉ２）を検出
し、割り込みによって、この検出された電流値をＣＰＵ
が処理して、ＰＷＭパルス発生回路のデューティ値に反
映させる。モータ内部の固定子捲線が、いわゆるＹ結線
（又はスター結線）、又はΔ結線されている場合には、
電流値の総和は０になるから、３相目に流れる電流は計
算−（Ｉ１＋Ｉ２）によって求めることができ、これを
間接的に検出することができる。かかる電流を検出し
て、ＰＷＭ制御（パルス幅制御）を行うことにより、モ
ータの出力トルクを制御することができ、例えばトルク
リップルなどを低減させることができる。

【００３４】センサ回路の出力をＡ／Ｄ変換器のアナロ
グ入力に入力する。センサ回路には、モータ駆動部分の
温度検出や、電源回路の電圧検出、電流検出などを含む
ことができる。アナログ入力は、例えば１ｍｓ間隔でセ
ンサ情報のサンプリングを行う。また、センサ回路の動
作状況を出力して、外部トリガに入力する。この外部ト
リガによって、例えばアナログ入力の変換が起動され
る。一定時間毎などにこれを検出して、所望の処理を行
い、以降の相補ＰＷＭモードのデューティ値の設定に反
映させる。

【００３５】上記各相の変調関数を ｕ＝（１／２）（ｍ×ｓｉｎ（ωｔ）＋１） ｖ＝（１／２）（ｍ×ｓｉｎ（ωｔ−２π／３）＋１） ｗ＝（１／２）（ｍ×ｓｉｎ（ωｔ＋２π／３）＋１） とする。すなわち、正弦波の正方向に振幅が大きいとき
デューティを大きく、負方向に大きいときデューティを
小さくするようにする。このとき、復調された結線間の
電圧波は、電圧がＥのとき一例として Ｕ−Ｖ＝（３／２）^1/2 ×Ｅ×ｍ×ｓｉｎ（ωｔ＋π／
６） とされる。その他の結線間の電圧波は、上記と１２０°
（２π／３）の位相差を持つ正弦波となる。かかる電圧
に従って、コイルに電流が流れることによって、モータ
を回転させることができる。相補ＰＷＭの周期を、かか
る関数の周期（１／ω）より十分に小さくし、特に制限
されないが、ＰＷＭの山／谷に相当する各時点での上記
変調関数の振幅に比例したＰＷＭデューティを得られる
ようにコンペア値を設定する。

【００３６】図８には、上記ＰＷＭの波形図が示されて
いる。同図には、１サイクルを１５分割した場合の正弦
波ＰＷＭ波形が示されており、（Ａ）には変調率ｍを１
とし、（Ｂ）には変調率ｍを０．６にした場合が示され
ている。この変調率ｍは０から１までの値をとり得るも
のである。

【００３７】上記のように、モータの速度と速度司令を
比較し、この結果に基づいてトルクの計算を行う。トル
クの制御は、加減速のトルクやモータ負荷に見合ったト
ルクをモータに与えるようにする必要がある。トルク制
御の結果に基づいて、必要なトルクを得るのに必要な電
流と位相が計算される。モータの駆動電流値のＡ／Ｄ変
換器によるモニタ結果とし比較して、モータの位置（例
えば磁極位置）をモニタしたりしつつ、上記関数ｍ、ω
を決定し、これに従ってコンペア値、ひいてはＰＷＭデ
ューティを得るようにするものである。

【００３８】この実施例のＰＷＭパルス生成回路では、
０％〜ｄｔ、１００％−ｄｔ〜１００％も含めて、任意
のデューティのＰＷＭ出力を形成することができる。０
％〜ｄｔ、１００％−ｄｔ〜１００％の出力を可能にし
たことにより、結線間の最大電圧・最小電圧の低下、す
なわち、振幅の低下を防止することができる。０％、１
００％のデューティを同期して出力させることができる
から、結線間の最大電圧・最小電圧の低下、すなわち、
振幅の低下を防止することができる。

【００３９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） アップダウンカウンタの計数出力と第１のレジ
スタに記憶されたデューティ値とを第１のディジタルコ
ンパレータで大小比較し、上記アップダウンカウンタの
計数出力と第１のレジスタに設定されたデューティ値と
第２のレジスタに設定されたデッドタイム値との加算結
果とを第２のディジタルコンパレータで大小比較し、上
記アップダウンカウンタの計数出力と第１のレジスタに
設定されたデューティ値から上記第２のレジスタに設定
されたデッドタイム値を減算した減算結果とを第３のデ
ィジタルコンパレータで大小比較し、論理回路により上
記アップダウンカウンタがアップカウント動作のとき第
１のコンパレータにより上記デューティ値に対して計数
動作が大きくなった時点で第１の出力を非活性レベルと
し、ダウンカウント動作のとき第３のコンパレータによ
り上記減算結果に対して計数動作が小さくなった時点で
上記第１の出力を活性レベルとし、アップカウント動作
のとき第２のコンパレータにより上記加算結果に対して
計数動作が大きくなった時点で第２の出力を活性レベル
とし、ダウンカウント動作のとき第１のコンパレータに
より上記デューティ値に対して計数動作が小さくなった
時点で上記第２の出力を非活性レベルとすることによ
り、簡単な構成で相補ＰＷＭパルスを生成することがで
きるという効果が得られる。

【００４０】（２） 上記論理回路は、デッドタイムカ
ウンタと出力制限回路とを更に備えるという簡単な構成
により、上記アップダウンカウンタがアップカウント動
作のとき第１のコンパレータにより上記デューティ値に
対して計数動作が大きくなった時点で上記デッドタイム
値に対応した計数動作を行い、ダウンカウント動作のと
き第１のコンパレータにより上記デューティ値に対して
計数動作が小さくなった時点で上記デッドタイム値に対
応した計数動作を行い、上記出力制限回路により上記ア
ップダウンカウンタがアップカウント動作のとき上記デ
ッドタイムカウンタが計数動作を行っている間第２の出
力を強制的に非活性レベルとし、ダウンカウント動作の
とき上記デッドタイムカウンタが計数動作を行っている
間第１の出力を強制的に非活性レベルとしてデューティ
値を任意のタイミングで変更することができるという効
果が得られる。

【００４１】（３） バッファレジスタを更に設け、上
記第１のレジスタに設定されたデューティ値を、上記バ
ッファレジスタを通して上記第１のコンパレータに伝え
られ、ＰＷＭ周期に同期したタイミングで上記第１と第
２の出力から相補のＰＷＭパルスを発生させることによ
り簡単な構成によりデッドタイムの確保を行うことがで
きるという効果が得られる。

【００４２】（４） 上記ＰＷＭパルス生成回路を用
い、その出力パルスをインバータ回路に供給し、かかる
インバータ回路回路を介してモータを駆動するととも
に、上記モータ位置又は速度の一方又は両方を入力して
所望の回転速度になるよう上記デューティ値を算出する
ことにより、簡単な構成で使い勝手の良いＰＷＭパルス
によるモータ駆動制御システムを得ることができるとい
う効果が得られる。

【００４３】以上本発明によりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、パル
ス生成回路１のレジスタ、アップダウンカウンタ及びコ
ンパレータは、前記公報に記載の１チップマイクロコン
ピュータのタイマＩＴＵのように汎用性を持たせるよう
にするものであってもよい。マイクロコンピュータのそ
の他の機能ブロックについても何ら制約されない。ＣＰ
Ｕやそのほかのモジュールないし機能ブロックの一部又
は全部は内蔵されなくてもよい。例えばＣＰＵを取り除
いて、外部のマイクロプロセッサからリード／ライト可
能な半導体集積回路装置で構成することもできる。

【００４４】モータの種類もＡＣ同期モータ、ＤＣサー
ボモータなどでもよい。固定子のコイルを駆動する電流
を制御して、かかる電流による誘導磁場によって回転す
るモータであればよい。相補ＰＷＭモードを用いる１８
０°通電方式を用いるモータとしては、特に、かご型イ
ンダクションモータなどが代表的とされ、産業用汎用イ
ンバータなどに用いることができる。応用システムもエ
アーコンデショナー、冷凍機、ポンプ、工作機械などに
用いることができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アップダウンカウンタの計
数出力と第１のレジスタに記憶されたデューティ値とを
第１のディジタルコンパレータで大小比較し、上記アッ
プダウンカウンタの計数出力と第１のレジスタに設定さ
れたデューティ値と第２のレジスタに設定されたデッド
タイム値との加算結果とを第２のディジタルコンパレー
タで大小比較し、上記アップダウンカウンタの計数出力
と第１のレジスタに設定されたデューティ値から上記第
２のレジスタに設定されたデッドタイム値を減算した減
算結果とを第３のディジタルコンパレータで大小比較
し、論理回路により上記アップダウンカウンタがアップ
カウント動作のとき第１のコンパレータにより上記デュ
ーティ値に対して計数動作が大きくなった時点で第１の
出力を非活性レベルとし、ダウンカウント動作のとき第
３のコンパレータにより上記減算結果に対して計数動作
が小さくなった時点で上記第１の出力を活性レベルと
し、アップカウント動作のとき第２のコンパレータによ
り上記加算結果に対して計数動作が大きくなった時点で
第２の出力を活性レベルとし、ダウンカウント動作のと
き第１のコンパレータにより上記デューティ値に対して
計数動作が小さくなった時点で上記第２の出力を非活性
レベルとすることにより、簡単な構成で相補ＰＷＭパル
スを生成することができる。

【図面の簡単な説明】

【図１】この発明に係るＰＷＭパルス生成回路の一実施
例を示すブロック図である。

【図２】この発明に係るＰＷＭパルス生成回路の基本的
な動作を説明するための波形図である。

【図３】この発明に係るＰＷＭパルス生成回路の動作を
説明するためのフローチャート図である。

【図４】この発明に係るＰＷＭパルス生成回路の動作を
説明するための波形図である。

【図５】この発明に係るＰＷＭパルス生成回路の他の動
作を説明するための波形図である。

【図６】この発明に係るＰＷＭパルス生成回路の他の一
実施例を示すブロック図である。

【図７】この発明が適用されたシングルチップマイクロ
コンピュータを用いた制御システムの一実施例を示す概
略ブロック図である。

【図８】この発明を説明するためのＰＷＭ波形図であ
る。

【符号の説明】

１…ＰＷＭパルス生成回路、２…レジスタ、４…レジス
タ、５…加算回路、６…アップダウンカウンタ、７…減
算回路、８，１０，１２…コンペアレジスタ、１４，１
６，１８…ディジタルコンパレータ、１９…論理回路、
３１，３３，３５…コンパレータ出力、３４，３６…内
部パルス、３８，４０…制限パルス、４２，４４…出力
パルス、Ｇ１，Ｇ２…アンドゲート回路、ＬＯＧ１，Ｌ
ＯＧ２…パルス回路、ＩＢＵＳ…内部バス、ＤＴＣ…デ
ッドタイムカウンタ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 7/08 Ｈ０３Ｋ 7/08 Ａ (72)発明者 武智 賢治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 水野 健二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アップダウンカウンタと、 デューティ値が設定される第１のレジスタと、 デッドタイム値が設定される第２のレジスタと、 上記アップダウンカウンタの計数出力と上記第１のレジ
   スタに記憶されたデューティ値との大小比較を行う第１
   のディジタルコンパレータと、 上記アップダウンカウンタの計数出力と第１のレジスタ
   に設定されたデューティ値と上記第２のレジスタに設定
   されたデッドタイム値との加算結果との大小比較を行う
   第２のディジタルコンパレータと、 上記アップダウンカウンタの計数出力と第１のレジスタ
   に設定されたデューティ値から上記第２のレジスタに設
   定されたデッドタイム値を減算した減算結果との大小比
   較を行う第３のディジタルコンパレータと、 上記第１、第２及び第３のディジタルコンパレータの出
   力信号を受ける論理回路とを含み、 上記論理回路は、 上記アップダウンカウンタがアップカウント動作のとき
   第１のコンパレータにより上記デューティ値に対して計
   数動作が大きくなった時点で第１の出力を非活性レベル
   とし、上記アップダウンカウンタがダウンカウント動作
   のとき第３のコンパレータにより上記減算結果に対して
   計数動作が小さくなった時点で上記第１の出力を活性レ
   ベルとし、 上記アップダウンカウンタがアップカウント動作のとき
   第２のコンパレータにより上記加算結果に対して計数動
   作が大きくなった時点で第２の出力を活性レベルとし、
   上記アップダウンカウンタがダウンカウント動作のとき
   第１のコンパレータにより上記デューティ値に対して計
   数動作が小さくなった時点で上記第２の出力を非活性レ
   ベルとすることを特徴とするＰＷＭパルス生成回路。
2. 【請求項２】 上記論理回路は、デッドタイムカウンタ
   と出力制限回路とを更に備え、 上記デッドタイムカウンタは、 上記アップダウンカウンタがアップカウント動作のとき
   第１のコンパレータにより上記デューティ値に対して計
   数動作が大きくなった時点で上記デッドタイム値に対応
   した計数動作を行い上記アップダウンカウンタがダウン
   カウント動作のとき第１のコンパレータにより上記デュ
   ーティ値に対して計数動作が小さくなった時点で上記デ
   ッドタイム値に対応した計数動作を行い上記出力制限回
   路は、 上記アップダウンカウンタがアップカウント動作のとき
   上記デッドタイムカウンタが計数動作を行っている間第
   ２の出力を強制的に非活性レベルとし、 上記アップダウンカウンタがダウンカウント動作のとき
   上記デッドタイムカウンタが計数動作を行っている間第
   １の出力を強制的に非活性レベルとするものであること
   を特徴とする請求項１のＰＷＭパルス生成回路。
3. 【請求項３】 上記第１のレジスタに設定されるデュー
   ティ値は、任意のタイミングで設定されるものであるこ
   とを特徴とする請求項２のＰＷＭパルス生成回路。
4. 【請求項４】 バッファレジスタを更に備え、 上記第１のレジスタに設定されたデューティ値は、上記
   バッファレジスタを通して上記第１のコンパレータに伝
   えられ、ＰＷＭ周期に同期したタイミングで上記第１と
   第２の出力から相補のＰＷＭパルスを発生させることを
   特徴とする請求項３のＰＷＭパルス生成回路。
5. 【請求項５】 アップダウンカウンタと、 デューティ値が設定される第１のレジスタと、 デッドタイム値が設定される第２のレジスタと、 上記アップダウンカウンタの計数出力と上記第１のレジ
   スタに記憶されたデューティ値との大小比較を行う第１
   のディジタルコンパレータと、 上記アップダウンカウンタの計数出力と第１のレジスタ
   に設定されたデューティ値と上記第２のレジスタに設定
   されたデッドタイム値との加算結果との大小比較を行う
   第２のディジタルコンパレータと、 上記アップダウンカウンタの計数出力と第１のレジスタ
   に設定されたデューティ値から上記第２のレジスタに設
   定されたデッドタイム値を減算した減算結果との大小比
   較を行う第３のディジタルコンパレータと、 上記第１、第２及び第３のディジタルコンパレータの出
   力信号を受ける論理回路とを含み、 上記論理回路は、 上記アップダウンカウンタがアップカウント動作のとき
   第１のコンパレータにより上記デューティ値に対して計
   数動作が大きくなった時点で第１の出力を非活性レベル
   とし、上記アップダウンカウンタがダウンカウント動作
   のとき第３のコンパレータにより上記減算結果に対して
   計数動作が小さくなった時点で上記第１の出力を活性レ
   ベルとし、 上記アップダウンカウンタがアップカウント動作のとき
   第２のコンパレータにより上記加算結果に対して計数動
   作が大きくなった時点で第２の出力を活性レベルとし、
   上記アップダウンカウンタがダウンカウント動作のとき
   第１のコンパレータにより上記デューティ値に対して計
   数動作が小さくなった時点で上記第２の出力を非活性レ
   ベルとするＰＷＭパルス生成回路を用い、 上記ＰＷＭパルス生成回路で形成された出力パルスをイ
   ンバータ回路に供給し、かかるインバータ回路回路を介
   してモータを駆動するとともに、 上記モータ位置又は速度の一方又は両方を入力して所望
   の回転速度になるよう上記デューティ値を算出するよう
   にしてなることを特徴とする制御システム。