JPH01222965A - 画像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のチップを用いた画像形成装置に関する
ものである。

〔従来の技術） 従来、複写機、プリンタ等の画像形成装置において、そ
の制御装置は、モータ、ソレノイド等の負荷、低圧・露
光・帯電用電源のオン・オフを制御するシーケンスコン
トローラ回路、低圧・露光・帯電用電源回路とは全く別
のボードに形成されていた。

又、回路を簡素化する為に低圧・露光・帯電用電源の安
定化制御をシーケンス制御用のマイクロコンピュータの
プログラムによって行う方式も提案されてきた。

〔発明か解決しようとする課題〕

しかしながら、各種電源の安定化制御を、シーケンス制
御用のマイクロコンピュータのプログラム制御で行う方
式には、以下のような問題が生じ、実現されるに至って
いない。

ａ、高速・高機能のマイクロコンピュータが必要となる
。

即ち、電源出力を検知後Ａ／Ｄ変換してマイクロコンピ
ュータに入力し、プログラム制御の結果で、パルス幅制
御し、高速応答、高精度の出力を得る為に、高速処理の
マイクロコンピュータと高速・高精度のＡ／Ｄコンバー
タが必要となって、コスト高となり、かつプログラムか
繁雑になる。

ｂ　マイクロコンピュータの周辺回路即ちドライバ回路
、レベル変換回路等のアナログ回路がディスクリート回
路で残り、それ程小型化、簡素化にならない。

そこで、マイクロコンピュータ及び周辺のメモリ、タイ
マ等のデジタル回路及びオペアンプ、パルス幅変調回路
（ＰＷＭ回路）、マルチプレクサ回路等のアナログ回路
を同一・チップ上に集積して、各種電源の安定化を集積
されたオペアンプによる自動制御方式で行い、電源のオ
ン・オフ或は出力レベルの切換及びモータ、ソレノイド
等のシーケンス制御をマイクロコンピュータ内のプログ
ラミング制御で行うことで、複写機、プリンタのシーケ
ンス、電源を含めた殆ノＶどの制御を１チツプで実現す
る提案がされている。

しかしながら、該提案に於いて、汎用性を考慮して、！
チップに余りに多くの機能を集積することはチップ面積
が大きくなり、チップ自身のコストが高いものになって
しまう。またその場合、例えば低機能の複写機、ＬＢＰ
の場合、実際には使わないチップ機能が生ずる無駄があ
り得る。それ故、チップに集積する機能はコストバラン
スを考えたぎりぎり最低限のもの即ち基本的機能に絞っ
たときに該提案の効果が最大限に発揮されることなる。

ところが、逆に高機能のプリンタの場合、該提案による
チップでは、全ての制御を行なえない可能性があり採用
されない。当然チップは多機種に採用され、大量に使わ
れた方がマス・プロ効果としてコストが低下することに
なる。

本発明は、このような問題点に鑑みなされたもので、低
機能、高機能の多機種に対応できる複数のチップ構成の
画像形成装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明では、上記目的を達成するため次のようにする。

（１）画像形成装置の動作を制御するマイクロプロセッ
サ及びメモリ、タイマ等の周辺デジタル回路及び該装置
の電源の動作を制御するオペアンプ、パルス幅変調回路
、各種外部アナログ信号のＡ−Ｄコンバータ等のアナロ
グ回路を同一チップに集積した基本的機能のチップと、
１個或は複数個のマイクロプロセッサチップを設け、該
基本的機能のチップの入力のポートの端子と該マイクロ
プロセッサチップの出力ポートの端子を接続しかつその
接続点に抵抗を介して外部信号入力用端子を接続し、ま
た、該基本的機能のチップの出力ポートの端子と該マイ
クロプロセッサチップの入力ポートの端子とを接続しか
つその接続点に、該基本的機能のチップから該マイクロ
プロセッサチップへのデータ転送可能周波数に比し著し
く低い動作周波数の外部素子の接続用端子を接続するよ
うにして画像形成装置を構成する。

（２）上記（１）の画像形成装置において、基本的機能
のチップの出力ポートの端子とマイクロプロセッサチッ
プの入力ポートの端子との接続点に、抵抗を介して外部
素子の接続用端子を接続し、該接続用端子と該抵抗の共
通接続点と基準電位点との間にコンデンサを接続、かつ
該抵抗と該コンデンサにより決まる信号通過帯域を該基
本的機能のチップから該マイクロプロセッサチップへの
データ転送可能周波数に比し著しく低い周波数とするよ
うにして画像形成装置を構成する。

（作用） 上述の構成により、低機能、高機能の画像形成装置に対
応でき、チップは大量生産向きとなる。

（実施例〕 以下本発明を実施例により説明する。

第５図は実施例の概略的な構成図であって、１点鎖線の
内部は基本的機能のチップＱ２９であり、Ｑ３０はチッ
プＱ２９と接続されるマイクロプロセッサである。

又、第６図は、基本的機能のチップＱ２９に接続される
スイッチング電源の回路図である。

チップ、９は低消費電力の目的でＣＭＯＳプロセスで形
成される。

Ｑ、は、ＣＰＵコアで、メモリ、内部バス等を含む。Ｑ
２〜Ｑ＋ｏはオペアンプもしくはコンパレータ、Ｑ　＋
　ｒはバッファ、Ｑ、１２１　　Ｑ＋ｓはアナログマル
チプレクサ回路、Ｑ＋４〜ＱＩ６はパルス幅変調回路（
ＰＷＭ）　、Ｑ＋ｔ、Ｑ＋ａはタイマカウンタ、Ｑ１９
はＬＣＤドライバ、Ｑ２０は外部機器との通信のための
制御回路、Ｑ２１は電源投入時のＣＰＵのリセット回路
、Ｑ２２は、ＣＰＵのプログラム暴走を検知するウォッ
チ・ドッグ・タイマ回路、Ｑ２ａは定電圧回路である。

コンパレータＱ２は、チップＱ２９に設けられたトラン
ジスタ”　ｒＳ、Ｔ　ｒａｎ素子Ｌ＋しＣ＋ｏと共に、
チップへの供給電源（＋５Ｖ）の自助式のスイッチング
レギュレータを構成する。第６図に示したスイッチング
電源のコンバータトランスＴ２．の５ｖ供絵巻線の整流
平滑出力が、トランジスタＴ、６のエミッタに加えられ
る。該出力の一部は、抵抗Ｒ４を介して、チップＱ２９
内の定電圧回路Ｑ２３に加えられる。該定電圧回路Ｑ２
３は定電流駆動されたＣＭＯＳトランジスタのゲート、
ソースをシリーズ接続して得られる。定電圧回路Ｑ２３
で得られた基準電圧と、素子Ｌ１とＣ３゜の接続点に得
られる５ｖ出力をコンパレータＱ２で比較し、トランジ
スタＴｒ６の通電比率を変えることにより５■出力は安
定化される。該出力は、ＣＰＵコアＱ１の電源を含めた
チップＱ２９内のバイアス電源としてチップ供給される
。

リセット回路Ｑ２＋は、該５Ｖ電源の立上りタイミング
を検出してＣＰＵコアＱ１にリセットパルスを与える。

ウォッチ・ドッグ・タイマＱ２２は、プログラミングに
よって発生する繰り返し１８号の異常を検知して、リセ
ット回路Ｑ　２１にリセットパルスを送る。

オペアンプＱ３は、モータやソレノイド等の駆動デバイ
スや露光・現像・帯電等の電源に供給される２４Ｖ電源
の安定化制御の為の誤差増幅器として用いられる。前述
のスイッチング電源のコンバータトランスＴ２＋の２４
Ｖ用巻線の整流平滑出力を前述の定電圧回路Ｑ２３の出
力と比較してフォトカプラＰＣ１のフォトダイオードの
電流を制御する。

第６図のスイッチング電源に於いて、！０３のレギュレ
ータ回路は、フォトカプラＰｃｔで、光変換された出力
を受けて内部のパルス幅変調回路（ＰＷＭ）でパルス幅
制御してコンバータトランスＴ２１の１次側のスイッチ
ング用ＦＥＴ・ＴｒｌＯｌの通電比率を変えて２４Ｖ出
力を安定化する。２４Ｖを給電されるデバイスの高範囲
の負荷変動を考慮してトランスＴ２．の５ｖ＠線は、常
時６〜７■以上の電圧が確保できるように巻数比を設定
する。前述した如＜５Ｖ入力は、第５図の自励式スイッ
チングレギュレータで安定化されるので変換効率を低下
させる事なく、入力及び負荷変動に対して安定化される
。

人出力ポートには、図示した如くマイクロプロセッサチ
ップＱ３０が接続される。

ＣＰＵはマイクロプロセッサチップＱ、。とともに入力
ポートに接続されているセンサの出力を検出して予めＣ
ＰＵのプログラムメモリに記憶された手順に従って、出
力ポートに接続されたモータ、ソレノイド等をオン・オ
フ制御する。

センサ出力に異常があれば、前述のオペアンプＱ３の入
力端子に接続されたＦＥＴ　　Ｔ−＋をオンさせて２４
Ｖ電源をＯｖにしてモータ、ソレノイドや露光・帯電電
源をいっせいに遮断する。又、定着ヒータや露光ランプ
の異常昇温や動作の異常を、ＣＰＵＱ＋が検知するとト
ランジスタＴ、、、Ｔ、４を導通させて外部コンデンサ
Ｃ９を充電してライン電源遮断後も所定時間以上、異常
検知モードを保持できるようにしている。

コンパローラＱ４．オペアンプＱ、、ＦＥＴ・Ｔｒ４は
、ＣＰＵＱ＋のプログラミング制御下でＡ／Ｄコンバー
タを形成する。オペアンプＱ５は外部接続のコンデンサ
Ｃ１によって積分回路を構成しＣＰＵＱ＋によりのスタ
ート信号によってトランジスタＴ、４が遮断すると、オ
ペアンプＱｓの出力側にランプパルスがスタートする。

該出力はコンパレータＱ４によってアナログマルチプレ
クサＱ１２で選択されたアナログ入力、即ちアナログ信
号と比較されてストップパルスを発生させる。ＣＰＵＱ
＋はスタートパルスを発生させてからストップパルスを
受は取る迄の時間クロックパルスをデジタル信号として
計数する。第５図の実施例では、濃度調整用ボリウムＶ
ＲＩの設定電圧１図示されていない定着ローラの温度検
出用サーミスタの電圧、蛍光燈の光量検知用のフォトダ
イオードの検知出力がアナログマルチプレクサＱ　＋２
で選択され検出される。いうまでもなくマルチプレクサ
の切換は内部パスラインを介してＣＰＵＱ＋で制御され
る。オペアンプＱ６は前述の蛍光燈光量検知用フォトダ
イオードの出力検出用に用いられる。このようにしてア
ナログ信号からデジタル信号への変換が行われる。

Ｑ１７のタイマカウンタは、ＣＰＵ　　Ｑ、のプログラ
ミング制御下でＤ−Ａコンバータを形成する。ＣＰＵ　
　Ｑ＋のプログラミングによってタイマカウンタＱ＋７
のパルス幅を制御する。該出力を外部の積分回路（Ｒ，
、Ｃ２）で平滑してアナログ出力に変換される。

該アナログ出力は、アナログマルチプレクサＱ１３で複
数チャンネルに分配され、夫々の出力電圧は、コンデン
サ０３〜Ｃ５に充電保持される。

該Ｄ−Ａコンバータの出力は、帯電用高圧の出力の切換
え、現像用直流バイアス出力の切換え、蛍光燈の光量の
切換えに用いられる。パルス幅変調回路Ｑ１４は、該Ｄ
／Ａ出力に応じてパルス幅制御して蛍光燈の通電比率を
変える。オペアンプＱ７．Ｑａは、それぞれ入力に加え
られたＤ−Ａ出力とそれぞれの逆極性入力端子に加えら
れた帯電用出力の負荷電流、現像用直流バイアス出力の
検出電圧と比較して、パルス幅変調回路Ｑ＋ｓ、Ｑ＋ａ
に加え、それぞれのコンバートランスの通電時間を制御
する。

Ｑ＋ａのタイマカウンタは現像バイアス用交流信号を発
生させる。周波数の設定及びオン・オフ制御はＣＰＵＱ
＋によって制御する。Ｑ１０はＬＣＤドライバで外部に
接続されるＬＣＤ表示器Ｑ２４を制御する。Ｑ１０のシ
リアルＩ１０は、外部機器例えば工場や市場での調整、
検査を行う為のチエッカ−やＡＤＦ、ＤＦ、枚数カウン
タ等のアプリケーション機器との通信を行うものである
。

入力ポート及び出力ポートの接続は第１図に示すような
構成になる。各種センサ、ＳＷ類からの信号はバッファ
又はインバータＱ　３２−１−　Ｑ　３２−１を通して
、さらに抵抗Ｒ，，，Ｒ，２を介して基本的機能のチッ
プＱ２９の各入力ポートに接続される。またチップＱ２
９の出力ポートは抵抗Ｒ，３，Ｒ，，を介してドライバ
Ｑ３１−１〜Ｑ３１−１の入力端に接続され、さらにこ
のドライバの入力側はコンデンサＣ，，，Ｃ＋□を介し
て基準電位点ＧＮＤに接続される。ドライバは給紙クラ
ッチ、モータ等を駆動する。チップＱ２９の入力ポート
には、Ｑ３゜に示すようなＱ　２９とは別のマイクロプ
ロセッサチップの出力ポートが直接接続され、Ｑ２９の
出力ポートには、同様にＱ３０の入力ポートが直接接続
される。

このような構成によると基本的機能のチップＱ２９とマ
イクロプロセッサチップＱ３０の間でデータの交信を行
うことが可能になる。

以下に、その方法を詳述する。

ＱａｏからＱ２９へのデータ転送は、Ｑ３０の出力ポー
トが直接Ｑ２９の入力ポートに接続されており、かつＱ
３□の出力とは抵抗接続される故、データ転送時はＱｓ
ｏの出力が優先的にＱ２９の入カポ−に受は付けられる
ことになる。その為Ｑ３２がらＱ２９へのデータ転送と
各種センサ５ｗ類からの入力信号が特にラッチ等のチッ
プを使わなくとも同一ポート（バス）で行なえることに
なる。なお、Ｑ３２は該センサ、ＳＷ類の出力が充分に
ドライブ能力かあれば省くことができる。

またＱ２９からＱｓｏへのデータ転送は、同様にＱ　２
９の出力ポートとＱ　３０の入力ポートが直接、接続さ
れている為行なうことが出来る。ところがＱ　２９出力
ポートは同時にドライバＱｉ＋に接続されている為にこ
の場合Ｑ３１が動作してしまう可能性かある。この点を
回避する為、通常はラッチ等を用いてＱ３１への信号と
Ｑｓｏへの信号を切換える方法がとられる。しかし別チ
ップを用いることは、コストアップにつながるので以下
のような方法により、極めて低価格でＱ２９からＱ　３
０へのデータ転送が実現できる。

ここで、Ｑ３＋に接続される負荷が低速応答で良いこと
に着目してＱ　３１の負荷に動作周波数が極めて遅い外
部素子を使うようにする。そのうえで、Ｑ２９とＱｓｏ
の交信データとして、上記動作周波数より高い周波数の
パルス列を使うと、Ｑ３１の負荷は動作せずにＱ２９か
らＱ３０ヘデータが渡されることになる。さらに、Ｑ　
３１の入力にＲＣによる低域通過フィルタを付与するこ
とで、上記高周波数パルス列の信号成分を減衰してＱ　
３１の負荷を動作させないようにすることも出来る。

ところで、これまで説明してきたようにＱ２９の人出力
ポートを外部に特別のチップを用いないで、複合して複
数の信号ラインとして使うとなると、ある特定の期間が
どの信号期間であるか、例えばＱ２９とＱ３０のデータ
転送中か（バス、モード）、Ｑ３．のドライブ信号出力
中或いはＱ　３２の入力信号入力中（ポートモート）か
をＱ２９と０３０は判定できなければならない。その為
にはＱ３０の出力ポートとの１ビツトすなわちＱ２９の
入力ポートの１ビツトだけをＨ述の複合で使わずにＱ２
９とＱｓｏの両ポートの接続だけにしておき（フラッグ
ビット）、このポートがａｃｔｉｖｅ例えばｌｏｗの期
間中は、バスモードであるとしておけば良い。この場合
にも別チップの追加は不要であり、コストの増加はほと
んど無い。第１図中、−点鎖線で示したのでそのビット
である。第２図は以上の動作を説明するタイミングチャ
ートである。フラグビットが旧ｇｈの区間はポートモー
ド、ｌｏｗの区間はバスモードである。ここで特にＱ２
９の出力モードのとき、Ｔ、はＴ２に比し、極めて短か
い。そうすることで、ＲＣフィルタの効果により、Ｑ３
Ｉの負荷は応答しない。Ｑ　３１の負荷の動作速度が充
分に低速の場合、ＲＣを省くことも可能である。

以上の実施例では、基本的機能のチップに、１個のマイ
クロプロセッサチップを接続しているか、装置の機能に
応じてマイクロプロセッサチップを更に追加し、高機能
とすることができる。このようにして、基本的機能のチ
ップは、低機能。

高機能の多機種に採用され大量に使われることとなるの
でコストが低下する。

上述の実施例の変形としてつぎのａ、ｂに示すものがあ
る。

ａ、フラグビットを、ポートモード／バスモードの周期
信号として使う。すなわち、第３図に示すようにフラグ
ビットがｈｉｇｈの区間ポートモードであり、例えば立
下がりエツジをＱ２９とＱ３゜の交信のクロックとして
同期してデータをポートに出す。このことにより、確実
にかつ高速の交信が可能になる。

ｂ、専用のポートをフラグビットとして割付けられない
とき、データビットの１ビツトをデータ／周期の複合信
号として使うことも出来る。この場合第４図に示すよう
に成る一定のパルス幅のパルスをスタートビットとして
、その後のパルス列を交信の同期信号とする。このよう
にすると、−切のビット（人出力ポート）の追加なしに
２つのチップを接続できる。

〔発明の効果〕

以上説明したように、本発明では、基本的機能のチップ
に１個或は複数個のマイクロプロセッサチップを組合せ
て低機能、高機能の多機種に対応させるものであるから
、チップは大量生産向きであり、その組合せに際し、チ
ップ間のデータ転送と、センサ等からの入力、外部素子
への出力との分離にラッチ等のチップを要しないことと
あいまって、画像形成装置を安価にすることができる。

【図面の簡単な説明】

第１図は実施例要部の結線図、第２図は同実施例の入出
力のタイミングチャート、第３図はフラグビットをポー
トモード／バスモードの周期信号として用いる例のタイ
ミングチャート、第４図はデータビットの１ビツトをデ
ータ／周期の複合信号として用いる例のタイミングチャ
ート、第５図は実施例の概略的構成図、第６図は基本的
機能のチップＱ２Ｇに接続されるスイッチング電源の回
路図である。 Ｑ　２．ｅ＊−ｓｅｅ基本的機能のチップＱｉｏ”・・
・・マイクロプロセッサチップＲＩＩＮＲ１４＝・・・
抵抗

Claims (2)

【特許請求の範囲】
1. （１）画像形成装置の動作を制御するマイクロプロセッ
   サ及びメモリ、タイマ等の周辺デジタル回路及び該装置
   の電源の動作を制御するオペアンプ、パルス幅変調回路
   、各種外部アナログ信号のＡ−Ｄコンバータ等のアナロ
   グ回路を同一チップに集積した基本的機能のチップと、
   １個或は複数個のマイクロプロセッサチップとからなり
   、該基本的機能のチップの入力のポートの端子と該マイ
   クロプロセッサチップの出力ポートの端子を接続しかつ
   その接続点に抵抗を介して外部信号入力用端子を接続し
   、また、該基本的機能のチップの出力ポートの端子と該
   マイクロプロセッサチップの入力ポートの端子とを接続
   しかつその接続点に、該基本的機能のチップから該マイ
   クロプロセッサチップへのデータ転送可能周波数に比し
   著しく低い動作周波数の外部素子の接続用端子を接続し
   たことを特徴とする画像形成装置。
2. （２）基本的機能のチップの出力ポートの端子とマイク
   ロプロセッサチップの入力ポートの端子との接続点に、
   抵抗を介して外部素子の接続用端子を接続し、該接続用
   端子と該抵抗の共通接続点と基準電位点との間にコンデ
   ンサを接続し、かつ該抵抗と該コンデンサにより決まる
   信号通過帯域を該基本的機能のチップから該マイクロプ
   ロセッサチップへのデータ転送可能周波数に比し著しく
   低い周波数としたことを特徴とする請求項１記載の画像
   形成装置。