JPH09197916A - 電源制御用ｉｃ - Google Patents
電源制御用ｉｃInfo
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- JPH09197916A JPH09197916A JP9026614A JP2661497A JPH09197916A JP H09197916 A JPH09197916 A JP H09197916A JP 9026614 A JP9026614 A JP 9026614A JP 2661497 A JP2661497 A JP 2661497A JP H09197916 A JPH09197916 A JP H09197916A
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Abstract
(57)【要約】
【課題】 アナログ回路とデジタル回路とを同一チップ
に集積した小型，ローコスト，高信頼性の、画像形成装
置のための電源制御用ＩＣを提供する。 【解決手段】 コンバータトランスＴ33を有する画像形
成装置の電源を制御する電源制御用ＩＣ（ＩＣ）には、
アナログ回路とデジタル回路が集積されている。アナロ
グ回路には、基準値ＶS と電源の出力値Ｖe を比較する
チョッパー型コンパレータＱ53が含まれており、デジタ
ル回路には、このチョッパー型コンパレータＱ53の出力
で制御されるパルス幅変調回路Ｑ15が含まれている。チ
ョッパー型コンパレータＱ53のスイッチＳ3 ，Ｓ4 のオ
ン，オフは、ＣＰＵコアＱ1 のＣＰＵにより制御され
る。
に集積した小型，ローコスト，高信頼性の、画像形成装
置のための電源制御用ＩＣを提供する。 【解決手段】 コンバータトランスＴ33を有する画像形
成装置の電源を制御する電源制御用ＩＣ（ＩＣ）には、
アナログ回路とデジタル回路が集積されている。アナロ
グ回路には、基準値ＶS と電源の出力値Ｖe を比較する
チョッパー型コンパレータＱ53が含まれており、デジタ
ル回路には、このチョッパー型コンパレータＱ53の出力
で制御されるパルス幅変調回路Ｑ15が含まれている。チ
ョッパー型コンパレータＱ53のスイッチＳ3 ，Ｓ4 のオ
ン，オフは、ＣＰＵコアＱ1 のＣＰＵにより制御され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機やプリンタ
等の画像形成装置のための電源制御用ＩＣに関するもの
である。
等の画像形成装置のための電源制御用ＩＣに関するもの
である。
【０００２】
【従来の技術】従来、複写機やプリンタ等の画像形成装
置においては、モータ，ソレノイド等の負荷や低圧・露
光・帯電用電源のオン・オフを制御するシーケンスコン
トローラ回路と、低圧・露光・帯電用電源回路とは全く
別のボードに形成されていた。
置においては、モータ，ソレノイド等の負荷や低圧・露
光・帯電用電源のオン・オフを制御するシーケンスコン
トローラ回路と、低圧・露光・帯電用電源回路とは全く
別のボードに形成されていた。
【０００３】そして電源にスイッチングレギュレータが
用いられ、その制御回路には、出力の一部（エラー信
号）と基準信号を比較する誤差増幅器と、この誤差増幅
器の出力をパルス幅制御出力に変換するパルス幅変調回
路（ＰＷＭ）が必要で、この誤差増幅器，パルス幅変調
回路にはディスクリート回路や両者を１チップに集積し
た電源制御用ＩＣが用いられてきた。
用いられ、その制御回路には、出力の一部（エラー信
号）と基準信号を比較する誤差増幅器と、この誤差増幅
器の出力をパルス幅制御出力に変換するパルス幅変調回
路（ＰＷＭ）が必要で、この誤差増幅器，パルス幅変調
回路にはディスクリート回路や両者を１チップに集積し
た電源制御用ＩＣが用いられてきた。
【０００４】又、電源の安定化制御の回路を簡素化する
ために、制御をシーケンスコントローラ用のマイクロコ
ンピュータのプログラムによって行う方式も提案されて
きた。
ために、制御をシーケンスコントローラ用のマイクロコ
ンピュータのプログラムによって行う方式も提案されて
きた。
【０００５】
【発明が解決しようとする課題】しかし、従来の各回路
を別々のボードに形成する装置は小型化が困難である。
を別々のボードに形成する装置は小型化が困難である。
【０００６】また、誤差増幅器を用いるものは、電源制
御に要求されるオフセット電圧，周波数特性等を満足す
る為には回路構成が複雑である。又、位相補正の為の大
容量のコンデンサを入出力間に接続する為に入出力端子
を外部に出す必要があり、静電対策の為にセルサイズを
大きくする必要が生じ、ＣＰＵを含むデジタル回路との
混載は難しいものとされてきた。
御に要求されるオフセット電圧，周波数特性等を満足す
る為には回路構成が複雑である。又、位相補正の為の大
容量のコンデンサを入出力間に接続する為に入出力端子
を外部に出す必要があり、静電対策の為にセルサイズを
大きくする必要が生じ、ＣＰＵを含むデジタル回路との
混載は難しいものとされてきた。
【０００７】又、制御をマイクロコンピュータのプログ
ラムにより行うものは、高速処理のマイクロコンピュー
タと、高速・高精度のＡ−Ｄコンバータが必要であり、
かつプログラムが繁雑になり、マイクロコンピュータの
周辺回路即ちドライバ回路，レベル変換回路等のアナロ
グ回路がディスクリート回路で残りそれ程小型化，簡素
にならないということで実現されるに至っていない。
ラムにより行うものは、高速処理のマイクロコンピュー
タと、高速・高精度のＡ−Ｄコンバータが必要であり、
かつプログラムが繁雑になり、マイクロコンピュータの
周辺回路即ちドライバ回路，レベル変換回路等のアナロ
グ回路がディスクリート回路で残りそれ程小型化，簡素
にならないということで実現されるに至っていない。
【０００８】本発明は、これらの問題に鑑みなされたも
ので、アナログ回路とデジタル回路とを同一チップに集
積した小型，ローコスト，高信頼性の、画像形成装置の
ための電源制御用ＩＣを提供することを目的とするもの
である。
ので、アナログ回路とデジタル回路とを同一チップに集
積した小型，ローコスト，高信頼性の、画像形成装置の
ための電源制御用ＩＣを提供することを目的とするもの
である。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、電源制御用ＩＣを次の（１）のとおり
に構成する。
め、本発明では、電源制御用ＩＣを次の（１）のとおり
に構成する。
【００１０】（１）画像形成装置へ給電するためのスイ
ッチング電源を制御するためのアナログ回路と、上記画
像形成装置の動作を制御するＣＰＵを含むデジタル回路
と、を同一チップ上に集積した電源制御用ＩＣであっ
て、上記アナログ回路はインバータとその両端に並列接
続された第１のスイッチと上記インバータの入力側に直
列接続されたコンデンサと上記コンデンサに直列接続さ
れ、上記ＣＰＵから出力される基準値と上記電源の出力
値とを切り換えて入力する第２のスイッチとを備えたチ
ョッパー型コンパレータを含み、上記第１，第２のスイ
ッチは上記ＣＰＵからの信号によりオンオフを制御さ
れ、上記デジタル回路は上記コンパレータの出力に応じ
てパルス幅変調された、スイッチング電源駆動信号を出
力するＰＷＭ回路を含む電源制御用ＩＣ。
ッチング電源を制御するためのアナログ回路と、上記画
像形成装置の動作を制御するＣＰＵを含むデジタル回路
と、を同一チップ上に集積した電源制御用ＩＣであっ
て、上記アナログ回路はインバータとその両端に並列接
続された第１のスイッチと上記インバータの入力側に直
列接続されたコンデンサと上記コンデンサに直列接続さ
れ、上記ＣＰＵから出力される基準値と上記電源の出力
値とを切り換えて入力する第２のスイッチとを備えたチ
ョッパー型コンパレータを含み、上記第１，第２のスイ
ッチは上記ＣＰＵからの信号によりオンオフを制御さ
れ、上記デジタル回路は上記コンパレータの出力に応じ
てパルス幅変調された、スイッチング電源駆動信号を出
力するＰＷＭ回路を含む電源制御用ＩＣ。
【００１１】
【作用】上述の構成により、電源制御用アナログ回路は
入出力用の大容量のコンデンサの外付を要せず、又チッ
プ占有面積が小さくでき、画像形成装置の大部分の制御
回路を同一チップに集積できる。
入出力用の大容量のコンデンサの外付を要せず、又チッ
プ占有面積が小さくでき、画像形成装置の大部分の制御
回路を同一チップに集積できる。
【００１２】
【発明の実施の形態】以下本発明を“画像形成装置”の
実施例により詳しく説明する。
実施例により詳しく説明する。
【００１３】
【実施例】以下本発明を実施例により説明する。
【００１４】実施例の説明に先だち、図９のブロック
図、図１０の回路図により本発明の関連技術を説明す
る。
図、図１０の回路図により本発明の関連技術を説明す
る。
【００１５】図９は、画像形成装置の要部のブロック図
であり、１点鎖線の内部が１チップ化された集積回路で
ある。チップは低消費電力の目的でＣ−ＭＯＳプロセス
で形成される。
であり、１点鎖線の内部が１チップ化された集積回路で
ある。チップは低消費電力の目的でＣ−ＭＯＳプロセス
で形成される。
【００１６】Ｑ1 はＣＰＵコアで、メモリ，内部バス等
を含む。
を含む。
【００１７】Ｑ4 〜Ｑ10はオペアンプもしくはコンパレ
ータ、Ｑ11はバッファ、Ｑ12，Ｑ13はアナログマルチプ
レクサ、Ｑ14〜Ｑ16はパルス幅変調回路（ＰＷＭ）、Ｑ
17，Ｑ18はタイマカウンタ、Ｑ19はＬＣＤドライバ、Ｑ
20は外部機器との通信の制御回路、Ｑ21は電源投入時の
リセット回路、Ｑ22はＣＰＵのプログラム暴走を検知す
るウオッチ・ドッグタイマ回路である。
ータ、Ｑ11はバッファ、Ｑ12，Ｑ13はアナログマルチプ
レクサ、Ｑ14〜Ｑ16はパルス幅変調回路（ＰＷＭ）、Ｑ
17，Ｑ18はタイマカウンタ、Ｑ19はＬＣＤドライバ、Ｑ
20は外部機器との通信の制御回路、Ｑ21は電源投入時の
リセット回路、Ｑ22はＣＰＵのプログラム暴走を検知す
るウオッチ・ドッグタイマ回路である。
【００１８】コンパレータＱ4 ，ＦＥＴ・Ｔr4，オペア
ンプＱ5 ，コンデンサＣ1 はＣＰＵのプログラミング制
御下でＡ−Ｄコンバータを形成し、アナログマルチプレ
クサＱ12を介して入力されるアナログ信号である、濃度
調製用ボリウムＶＲ１の設定電圧，図示されない定着ロ
ーラの温度検出用サーミスタ電圧，蛍光灯の光量検出用
のフォトダイオードＰ・Ｓ１の検出出力がＡ−Ｄ変換さ
れ、ＣＰＵコアＱ1 に入力される。
ンプＱ5 ，コンデンサＣ1 はＣＰＵのプログラミング制
御下でＡ−Ｄコンバータを形成し、アナログマルチプレ
クサＱ12を介して入力されるアナログ信号である、濃度
調製用ボリウムＶＲ１の設定電圧，図示されない定着ロ
ーラの温度検出用サーミスタ電圧，蛍光灯の光量検出用
のフォトダイオードＰ・Ｓ１の検出出力がＡ−Ｄ変換さ
れ、ＣＰＵコアＱ1 に入力される。
【００１９】タイマカウンタＱ17，抵抗Ｒ1 ，コンデン
サＣ2 は、ＣＰＵのプログラミング制御下でＤ−Ａコン
バータを形成し、その出力は、アナログマルチプレクサ
Ｑ13を介してコンデンサＣ3 ，Ｃ4 ，Ｃ5 に充電保持さ
れ、パルス幅変調回路Ｑ14，Ｑ15，Ｑ16を介して蛍光灯
の光量の切換え，帯電用高圧出力の切換え，現像用直流
バイアスの切換えの基準電圧として用いられる。
サＣ2 は、ＣＰＵのプログラミング制御下でＤ−Ａコン
バータを形成し、その出力は、アナログマルチプレクサ
Ｑ13を介してコンデンサＣ3 ，Ｃ4 ，Ｃ5 に充電保持さ
れ、パルス幅変調回路Ｑ14，Ｑ15，Ｑ16を介して蛍光灯
の光量の切換え，帯電用高圧出力の切換え，現像用直流
バイアスの切換えの基準電圧として用いられる。
【００２０】ＩＣ・Ｑ301 電源供給用の５Ｖは、ライン
平滑出力をコンバータトランスＴ31，スイッチングトラ
ンジスタＴr302からなるＤＣ−ＤＣコンバータによって
分割，アイソレーションして得られる。コンバータトラ
ンスＴ31の２次巻線の整流出力は、ツェナーダイオード
ＺＤ301 を介して＋５Ｖに安定化されてＩＣ・Ｑ301の
電源入力端子Ｐ303 に接続される。
平滑出力をコンバータトランスＴ31，スイッチングトラ
ンジスタＴr302からなるＤＣ−ＤＣコンバータによって
分割，アイソレーションして得られる。コンバータトラ
ンスＴ31の２次巻線の整流出力は、ツェナーダイオード
ＺＤ301 を介して＋５Ｖに安定化されてＩＣ・Ｑ301の
電源入力端子Ｐ303 に接続される。
【００２１】ＩＣ・Ｑ301 は、Ｃ−ＭＯＳプロセスで形
成されるので、数ｍＡの電流しか消費されない。ＩＣ・
Ｑ301 に＋５Ｖが供給されると、リセット回路Ｑ21でマ
イクロコンピュータ内部をリセットした後、マイクロコ
ンピュータは、内部ＲＯＭに記憶されたプログラムに従
って制御を開始する。リセット後、所定時間経過して、
Ｑ41のパルス幅変調回路（ＰＷＭ）を動作して、ＰＷＭ
の出力を立上げる。該出力パルスは、出力端子Ｐ302 を
介してスイッチング電源のコンバータトランスＴ21の１
次巻線のスイッチングＦＥＴ・Ｔr101のゲート駆動トラ
ンスＴ32の１次側に接続されたスイッチングトランジス
タＴr301のベースに加えられる。
成されるので、数ｍＡの電流しか消費されない。ＩＣ・
Ｑ301 に＋５Ｖが供給されると、リセット回路Ｑ21でマ
イクロコンピュータ内部をリセットした後、マイクロコ
ンピュータは、内部ＲＯＭに記憶されたプログラムに従
って制御を開始する。リセット後、所定時間経過して、
Ｑ41のパルス幅変調回路（ＰＷＭ）を動作して、ＰＷＭ
の出力を立上げる。該出力パルスは、出力端子Ｐ302 を
介してスイッチング電源のコンバータトランスＴ21の１
次巻線のスイッチングＦＥＴ・Ｔr101のゲート駆動トラ
ンスＴ32の１次側に接続されたスイッチングトランジス
タＴr301のベースに加えられる。
【００２２】コンバータトランスＴ21の出力（２４Ｖ）
は、抵抗Ｒ301 ，Ｒ302 で所定比に分圧された後、端子
Ｐ301 を介してチップＱ301 の誤差増幅器Ｑ42の入力に
加えられる。誤差増幅器Ｑ42は該入力と反転入力に加え
られた基準電圧とを比較して、その出力をパルス幅変調
回路（ＰＷＭ）Ｑ41に加える。
は、抵抗Ｒ301 ，Ｒ302 で所定比に分圧された後、端子
Ｐ301 を介してチップＱ301 の誤差増幅器Ｑ42の入力に
加えられる。誤差増幅器Ｑ42は該入力と反転入力に加え
られた基準電圧とを比較して、その出力をパルス幅変調
回路（ＰＷＭ）Ｑ41に加える。
【００２３】このようにして、各種電源用の２４Ｖ出力
は安定化される。
は安定化される。
【００２４】次に、以上の関連技術を参照しながら、本
発明の実施例を説明する。
発明の実施例を説明する。
【００２５】（実施例１）実施例１は、図９において帯
電用高圧電源の制御回路部分（Ｑ7 ，Ｑ15）を図１の回
路に置換したものに相当する。
電用高圧電源の制御回路部分（Ｑ7 ，Ｑ15）を図１の回
路に置換したものに相当する。
【００２６】よって、帯電用高圧電源を図１で説明し、
その他の部分の説明は省略する。
その他の部分の説明は省略する。
【００２７】図１において、Ｑ53はチョッパー型コンパ
レータで、スイッチＳ3 ，コンデンサＣ403 ，スイッチ
Ｓ4 で入出力間を開閉するようにした通常のＣ−ＭＯＳ
のナンド回路の直列接続体より構成される。
レータで、スイッチＳ3 ，コンデンサＣ403 ，スイッチ
Ｓ4 で入出力間を開閉するようにした通常のＣ−ＭＯＳ
のナンド回路の直列接続体より構成される。
【００２８】プログラマブルカウンタＱ52の出力によっ
て、スイッチＳ4 オン，スイッチＳ3 がＤ−Ａコンバー
タＱ51の出力側に接続されると、インバータの入力及び
出力は、スレッショルド電圧即ちＣ−ＭＯＳではＶCC／
２になり、コンデンサＣ403には、電圧（ＶS −ＶCC／
２）に相当する電荷が充電される。
て、スイッチＳ4 オン，スイッチＳ3 がＤ−Ａコンバー
タＱ51の出力側に接続されると、インバータの入力及び
出力は、スレッショルド電圧即ちＣ−ＭＯＳではＶCC／
２になり、コンデンサＣ403には、電圧（ＶS −ＶCC／
２）に相当する電荷が充電される。
【００２９】次のタイミングでスイッチＳ4 オフ，スイ
ッチＳ3 をＰ306 に接続しエラー信号を入力する、即ち
高圧出力端子Ｐ401 に接続された帯電器の負荷電流を検
出抵抗Ｒ403 で検出した電圧（Ｖe ）を入力すると、Ｖ
e がＶS より大きいと、低レベルに、Ｖe がＶS より小
さいと高レベルに変化する。該出力はパルス幅変調回路
（ＰＷＭ）Ｑ15に入力される。パルス幅変調回路は、ア
ップダウンカウンタで構成され、コンパレータの出力が
低レベルの時は、カウントダウン、逆の場合カウントア
ップする。該出力は、端子Ｐ307 を介してコンバータト
ランスＴ33の１次側のスイッチングトランジスタＴr401
のベースに供給される。カウントアップの間は、トラン
ジスタＴr401の通電比率を上げ続け、カウントダウンに
なると通電比率を下げ続ける。
ッチＳ3 をＰ306 に接続しエラー信号を入力する、即ち
高圧出力端子Ｐ401 に接続された帯電器の負荷電流を検
出抵抗Ｒ403 で検出した電圧（Ｖe ）を入力すると、Ｖ
e がＶS より大きいと、低レベルに、Ｖe がＶS より小
さいと高レベルに変化する。該出力はパルス幅変調回路
（ＰＷＭ）Ｑ15に入力される。パルス幅変調回路は、ア
ップダウンカウンタで構成され、コンパレータの出力が
低レベルの時は、カウントダウン、逆の場合カウントア
ップする。該出力は、端子Ｐ307 を介してコンバータト
ランスＴ33の１次側のスイッチングトランジスタＴr401
のベースに供給される。カウントアップの間は、トラン
ジスタＴr401の通電比率を上げ続け、カウントダウンに
なると通電比率を下げ続ける。
【００３０】このようにして帯電用高圧電源の負荷電流
は、設定値ＶS と一定比に制御される。
は、設定値ＶS と一定比に制御される。
【００３１】実施例１によれば、チョッパー型コンパレ
ータは、ナンド回路とスイッチ回路と微小容量だけで構
成されるので、通常のコンパレータやオペアンプに比較
して非常に小さいチップ占有面積で構成される。又、オ
ペアンプの入出力間に接続する必要のある大容量のコン
デンサが無くなるので、外部に出力端子、逆相入力端子
を出す必要が無く、この面でもチップ占有面積を小さく
でき、ＣＰＵを含むデジタル回路と同一チップに集積す
ることが容易になる。
ータは、ナンド回路とスイッチ回路と微小容量だけで構
成されるので、通常のコンパレータやオペアンプに比較
して非常に小さいチップ占有面積で構成される。又、オ
ペアンプの入出力間に接続する必要のある大容量のコン
デンサが無くなるので、外部に出力端子、逆相入力端子
を出す必要が無く、この面でもチップ占有面積を小さく
でき、ＣＰＵを含むデジタル回路と同一チップに集積す
ることが容易になる。
【００３２】（実施例２）実施例２は、図２に示すよう
に、実施例１（図１参照）のＤ−ＡコンバータＱ51の代
りに、プログラマブルカウンタＱ52でＣＲ積分回路のコ
ンデンサＣ401 への充電時間を制御して基準電圧を得た
ものである。図３にそのタイミング図を示す。
に、実施例１（図１参照）のＤ−ＡコンバータＱ51の代
りに、プログラマブルカウンタＱ52でＣＲ積分回路のコ
ンデンサＣ401 への充電時間を制御して基準電圧を得た
ものである。図３にそのタイミング図を示す。
【００３３】プログラムブルカウンタＱ52の出力によっ
てスイッチＳ1 をオンするとコンデンサＣ401 は電源Ｖ
CCより抵抗Ｒ401 を介して充電される。スイッチＳ1 を
オフすると、それ迄の充電電圧ＶS を保持する。その後
スイッチＳ4 をオン、スイッチＳ3 を端子Ｐ306 に接続
して、コンデンサＣ403 に端子Ｐ306 から入力される誤
差電圧Ｖe を充電保持する。
てスイッチＳ1 をオンするとコンデンサＣ401 は電源Ｖ
CCより抵抗Ｒ401 を介して充電される。スイッチＳ1 を
オフすると、それ迄の充電電圧ＶS を保持する。その後
スイッチＳ4 をオン、スイッチＳ3 を端子Ｐ306 に接続
して、コンデンサＣ403 に端子Ｐ306 から入力される誤
差電圧Ｖe を充電保持する。
【００３４】次にスイッチＳ4 をオフにしてスイッチＳ
3 をＣ401 側に切換えると、Ｖe とＶS の差の正負によ
って、コンパレータ出力は反転する。スイッチＳ2 は、
コンデンサＣ301 充電前に放電しリセットするものであ
る。
3 をＣ401 側に切換えると、Ｖe とＶS の差の正負によ
って、コンパレータ出力は反転する。スイッチＳ2 は、
コンデンサＣ301 充電前に放電しリセットするものであ
る。
【００３５】実施例２によれば、大面積を必要とするＤ
−Ａコンバータの代りにプログラマブルカウンタ（或は
カウンタ自身も条件に応じては省略化）とスイッチ回
路，微小容量のコンデンサで済むのでチップ占有面積を
小さくできる。
−Ａコンバータの代りにプログラマブルカウンタ（或は
カウンタ自身も条件に応じては省略化）とスイッチ回
路，微小容量のコンデンサで済むのでチップ占有面積を
小さくできる。
【００３６】（実施例３）実施例３は、図４に示すよう
に、実施例２（図２参照）のＰＷＭ回路Ｑ15を削除して
コンパレータＱ53の出力で直接外部のスイッチング素子
を駆動するものである。図５にその動作波形を示す。
に、実施例２（図２参照）のＰＷＭ回路Ｑ15を削除して
コンパレータＱ53の出力で直接外部のスイッチング素子
を駆動するものである。図５にその動作波形を示す。
【００３７】タイマカウンタＱ57は、ＣＰＵクロック
（ａ）の所定比のカウントダウン出力（タイマ出力１）
（ｂ）と、該タイマ出力１と同一周波数で所定のパルス
幅τを持つ出力（タイマ出力２）（ｃ）を出力する。チ
ョッパー型コンパレータＱ53の出力と、タイマ出力１の
ナンドをナンド回路Ｑ55で取り、該出力とタイマ出力２
のナンドをナンド回路Ｑ56で取って端子Ｐ307 へ出力す
る（ｄ）。
（ａ）の所定比のカウントダウン出力（タイマ出力１）
（ｂ）と、該タイマ出力１と同一周波数で所定のパルス
幅τを持つ出力（タイマ出力２）（ｃ）を出力する。チ
ョッパー型コンパレータＱ53の出力と、タイマ出力１の
ナンドをナンド回路Ｑ55で取り、該出力とタイマ出力２
のナンドをナンド回路Ｑ56で取って端子Ｐ307 へ出力す
る（ｄ）。
【００３８】該出力によって電源のコンバータトランス
の１次側のスイッチング素子が制御されると電源出力の
検出信号であるエラー出力（端子Ｐ306 入力）は、ｅに
示すように基準電圧を追尾するようになる。コンパレー
タＱ53の出力が発生しない場合でも、タイマ出力２は最
低限発生し、電源コンバータトランスのスイッチング周
波数の低下を押さえている。
の１次側のスイッチング素子が制御されると電源出力の
検出信号であるエラー出力（端子Ｐ306 入力）は、ｅに
示すように基準電圧を追尾するようになる。コンパレー
タＱ53の出力が発生しない場合でも、タイマ出力２は最
低限発生し、電源コンバータトランスのスイッチング周
波数の低下を押さえている。
【００３９】図５のｆは、電源の負荷の大・小でエラー
信号がどのように変るかを示した例である。
信号がどのように変るかを示した例である。
【００４０】実施例３によれば、大面積を必要とするＰ
ＷＭ回路の代りにタイマカウンタとナンド回路２ヶだけ
で済むので、チップ占有面積を十分小さくできる。
ＷＭ回路の代りにタイマカウンタとナンド回路２ヶだけ
で済むので、チップ占有面積を十分小さくできる。
【００４１】（実施例４）図６は実施例３の回路を更に
簡素化した例である。
簡素化した例である。
【００４２】基準信号をコンデンサＣ403 に読み込む
（充電させる）には、まずスイッチＳ4 をオンにした
後、スイッチＳ3 を抵抗Ｒ401 側に基準電圧に相当する
時間だけオンした後、端子Ｐ306 側に切換える。電源Ｖ
CCより抵抗Ｒ401 を介してコンデンサＣ403 にＣ403 の
Ｓ3 側電位で基準電圧ＶS 迄充電されて、スイッチＳ3
が端子Ｐ306 （印加電圧Ｖe ）へ切換えられると、ＶS
とＶe の差の正負によってチョッパー型コンパレータＱ
53の出力は反転するようになる。スイッチＳ5 は動作前
にコンデンサＣ403 のＳ3 のコモン側で零ボルト迄リセ
ットしておくためのものである。
（充電させる）には、まずスイッチＳ4 をオンにした
後、スイッチＳ3 を抵抗Ｒ401 側に基準電圧に相当する
時間だけオンした後、端子Ｐ306 側に切換える。電源Ｖ
CCより抵抗Ｒ401 を介してコンデンサＣ403 にＣ403 の
Ｓ3 側電位で基準電圧ＶS 迄充電されて、スイッチＳ3
が端子Ｐ306 （印加電圧Ｖe ）へ切換えられると、ＶS
とＶe の差の正負によってチョッパー型コンパレータＱ
53の出力は反転するようになる。スイッチＳ5 は動作前
にコンデンサＣ403 のＳ3 のコモン側で零ボルト迄リセ
ットしておくためのものである。
【００４３】図７に実施例４の各部の電圧波形を示す。
又、図８に同実施例のスイッチ動作のフローチャートを
示す。
又、図８に同実施例のスイッチ動作のフローチャートを
示す。
【００４４】実施例４によれば誤差信号と基準信号側が
同一のコンデンサＣ403 に充電されるので、コンデンサ
の容量のバラツキによる制御精度の低下を押えることが
可能で、又更に回路がシンプルになっているのでチップ
占有面積を小さくできる。
同一のコンデンサＣ403 に充電されるので、コンデンサ
の容量のバラツキによる制御精度の低下を押えることが
可能で、又更に回路がシンプルになっているのでチップ
占有面積を小さくできる。
【００４５】以上の実施例１〜実施例４は、いづれも帯
電用高圧電源の制御回路にチョッパー型コンパレータを
適用したものであるが、他の電源の制御回路についても
勿論適用することができる。
電用高圧電源の制御回路にチョッパー型コンパレータを
適用したものであるが、他の電源の制御回路についても
勿論適用することができる。
【００４６】
【発明の効果】以上説明した如く、本発明では、ａ 画
像形成装置の各種電源の制御用アナログ回路を、シーケ
ンス制御用ＣＰＵ、その周辺のデジタル回路とともに１
チップに集積できる、ｂ 電源制御は、シーケンス制御
用のマイクロコンピュータのプログラムにより行われる
ものでなく、アナログ回路で個別に行っている、ｃ Ｉ
Ｃはアナログ回路を含めてＣ−ＭＯＳプロセスで形成で
きる、ｄ 電源の制御回路がチップ内で配線され、外部
回路へのボンディングパッドの数が少なくできる、ｅ
電源の制御回路で用いるチョッパー型コンパレータは、
ナンド回路とスイッチ回路と微小容量で構成できチップ
占有面積が小さくできるということで、装置の制御回路
の大部分を１チップに集積でき、小型，ローコスト，高
信頼性の、画像形成装置のための電源制御用ＩＣを得る
ことができる。
像形成装置の各種電源の制御用アナログ回路を、シーケ
ンス制御用ＣＰＵ、その周辺のデジタル回路とともに１
チップに集積できる、ｂ 電源制御は、シーケンス制御
用のマイクロコンピュータのプログラムにより行われる
ものでなく、アナログ回路で個別に行っている、ｃ Ｉ
Ｃはアナログ回路を含めてＣ−ＭＯＳプロセスで形成で
きる、ｄ 電源の制御回路がチップ内で配線され、外部
回路へのボンディングパッドの数が少なくできる、ｅ
電源の制御回路で用いるチョッパー型コンパレータは、
ナンド回路とスイッチ回路と微小容量で構成できチップ
占有面積が小さくできるということで、装置の制御回路
の大部分を１チップに集積でき、小型，ローコスト，高
信頼性の、画像形成装置のための電源制御用ＩＣを得る
ことができる。
【図１】 実施例１の要部の回路図
【図２】 実施例２の要部の回路図
【図３】 実施例２のスイッチのタイミング図
【図４】 実施例３の要部の回路図
【図５】 実施例３の動作波形図
【図６】 実施例４の要部の回路図
【図７】 実施例４の各部電圧波形図
【図８】 実施例４のスイッチ動作のフローチャート
【図９】 関連技術を示すブロック図
【図１０】 図９のＩＣに接続されるスイッチングレギ
ュレータの回路図
ュレータの回路図
Ｑ1 ＣＰＵコア Ｑ53 チョッパー型コンパレータ Ｓ3 ，Ｓ4 スイッチ
Claims (1)
- 【請求項１】 画像形成装置へ給電するためのスイッチ
ング電源を制御するためのアナログ回路と、上記画像形
成装置の動作を制御するＣＰＵを含むデジタル回路と、
を同一チップ上に集積した電源制御用ＩＣであって、 上記アナログ回路はインバータとその両端に並列接続さ
れた第１のスイッチと上記インバータの入力側に直列接
続されたコンデンサと上記コンデンサに直列接続され、
上記ＣＰＵから出力される基準値と上記電源の出力値と
を切り換えて入力する第２のスイッチとを備えたチョッ
パー型コンパレータを含み、上記第１，第２のスイッチ
は上記ＣＰＵからの信号によりオンオフを制御され、 上記デジタル回路は上記コンパレータの出力に応じてパ
ルス幅変調された、スイッチング電源駆動信号を出力す
るＰＷＭ回路を含むことを特徴とする電源制御用ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026614A JP2984616B2 (ja) | 1997-02-10 | 1997-02-10 | 電源制御用ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026614A JP2984616B2 (ja) | 1997-02-10 | 1997-02-10 | 電源制御用ｉｃ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088146A Division JP2662976B2 (ja) | 1988-04-12 | 1988-04-12 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09197916A true JPH09197916A (ja) | 1997-07-31 |
| JP2984616B2 JP2984616B2 (ja) | 1999-11-29 |
Family
ID=12198374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026614A Expired - Lifetime JP2984616B2 (ja) | 1997-02-10 | 1997-02-10 | 電源制御用ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984616B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123860A (ja) * | 1984-11-21 | 1986-06-11 | Canon Inc | 複写機 |
| JPS6380617A (ja) * | 1986-09-24 | 1988-04-11 | Sony Corp | チヨツパ型コンパレ−タ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662976B2 (ja) | 1988-04-12 | 1997-10-15 | キヤノン株式会社 | 画像形成装置 |
-
1997
- 1997-02-10 JP JP9026614A patent/JP2984616B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123860A (ja) * | 1984-11-21 | 1986-06-11 | Canon Inc | 複写機 |
| JPS6380617A (ja) * | 1986-09-24 | 1988-04-11 | Sony Corp | チヨツパ型コンパレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2984616B2 (ja) | 1999-11-29 |
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