JP2814253B2 - 制御装置 - Google Patents
制御装置Info
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- JP2814253B2 JP2814253B2 JP63329017A JP32901788A JP2814253B2 JP 2814253 B2 JP2814253 B2 JP 2814253B2 JP 63329017 A JP63329017 A JP 63329017A JP 32901788 A JP32901788 A JP 32901788A JP 2814253 B2 JP2814253 B2 JP 2814253B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願発明は、出力値制御の対象である制御対象部及び
出力値制御の対象でない負荷を制御する制御装置に関す
る。
出力値制御の対象でない負荷を制御する制御装置に関す
る。
従来、電子写真方式の複写機，プリンタ等の電気構成
要素はプリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路,DC電
源，露光電源，帯電等の高圧電源等、種々のものが独立
していた為、小形化，低価格化するには限界があった。
要素はプリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路,DC電
源，露光電源，帯電等の高圧電源等、種々のものが独立
していた為、小形化，低価格化するには限界があった。
そこで、前記各構成要素を１つのボード上に形成すべ
く、マイクロプロセッサ,RAM,ROM及びデジタル周辺回路
さらに、Ａ−Ｄ変換器,D−Ａ変換器，電源系の制御のた
めのPWM（Pulse Width Modulation）回路等をワンチッ
プに集積する提案がなされている。
く、マイクロプロセッサ,RAM,ROM及びデジタル周辺回路
さらに、Ａ−Ｄ変換器,D−Ａ変換器，電源系の制御のた
めのPWM（Pulse Width Modulation）回路等をワンチッ
プに集積する提案がなされている。
ところが、例えば複写濃度を決定するボリューム値や
または定着温度を検知する為に複数入力のA/D変換手段
が必要であり、また、前述の電源制御等に必要なＤ−Ａ
変換手段が同様に複数必要になり、これらが各々独立に
存在すると回路規模が大となって、チップ面積の増大を
招き、ワンチップ化してほとんどの制御を低価格で行お
うとする上述の提案のメリットが低減することになる。
また、複写機やプリンタなどのマイクロプロセッサはよ
り多くの制御対象をより細かく制御しなければならない
ため、Ａ−Ｄ変換手段の変換結果が出るたびにマイクロ
プロセッサに対して割り込みがかかると、タイミングが
重視される負荷の制御の妨げとなる問題がある。
または定着温度を検知する為に複数入力のA/D変換手段
が必要であり、また、前述の電源制御等に必要なＤ−Ａ
変換手段が同様に複数必要になり、これらが各々独立に
存在すると回路規模が大となって、チップ面積の増大を
招き、ワンチップ化してほとんどの制御を低価格で行お
うとする上述の提案のメリットが低減することになる。
また、複写機やプリンタなどのマイクロプロセッサはよ
り多くの制御対象をより細かく制御しなければならない
ため、Ａ−Ｄ変換手段の変換結果が出るたびにマイクロ
プロセッサに対して割り込みがかかると、タイミングが
重視される負荷の制御の妨げとなる問題がある。
本願発明は、このような事情のもとでなされたもの
で、回路規模を小さくして低価格化を実現するととも
に、回路の小規模化によって複数の負荷を制御すること
が困難になってしまうことのない制御装置を提供するこ
とを目的とするものである。
で、回路規模を小さくして低価格化を実現するととも
に、回路の小規模化によって複数の負荷を制御すること
が困難になってしまうことのない制御装置を提供するこ
とを目的とするものである。
上記目的を達成するため、本願発明では、出力値制御
の対象である制御対象部及び出力値制御の対象でない負
荷を制御する制御手段と、前記制御手段が発生した前記
制御対象部の出力を規定するデジタルデータをアナログ
信号に変換するD/A変換手段と、前記制御対象部の出力
を表すアナログ信号を入力する入力手段と、前記D/A変
換手段により変換されたアナログ信号と前記入力手段か
ら入力したアナログ信号を比較する比較手段と、前記比
較手段による比較結果に応じて前記制御対象部を駆動す
る駆動手段と、前記D/A変換手段に所定のデジタルデー
タを供給し前記比較手段の比較結果に基づいて前記入力
手段から入力したアナログ信号をデジタルデータに変換
するA/D変換手段と、前記A/D変換手段により変換された
デジタルデータを前記制御手段が適時読み取りできるよ
うに、変換されたデジタルデータを一時的に保持する保
持手段と、前記制御対象部の出力制御と前記入力手段か
らのアナログ信号のA/D変換とを時分割で切り換える切
換手段と、を有することを特徴とする制御装置を提供す
るものである。
の対象である制御対象部及び出力値制御の対象でない負
荷を制御する制御手段と、前記制御手段が発生した前記
制御対象部の出力を規定するデジタルデータをアナログ
信号に変換するD/A変換手段と、前記制御対象部の出力
を表すアナログ信号を入力する入力手段と、前記D/A変
換手段により変換されたアナログ信号と前記入力手段か
ら入力したアナログ信号を比較する比較手段と、前記比
較手段による比較結果に応じて前記制御対象部を駆動す
る駆動手段と、前記D/A変換手段に所定のデジタルデー
タを供給し前記比較手段の比較結果に基づいて前記入力
手段から入力したアナログ信号をデジタルデータに変換
するA/D変換手段と、前記A/D変換手段により変換された
デジタルデータを前記制御手段が適時読み取りできるよ
うに、変換されたデジタルデータを一時的に保持する保
持手段と、前記制御対象部の出力制御と前記入力手段か
らのアナログ信号のA/D変換とを時分割で切り換える切
換手段と、を有することを特徴とする制御装置を提供す
るものである。
以下、本願発明を実施例で説明する。
第１図に、マイクロコンピュータと周辺のメモリ，タ
イマ等のディジタル回路と共にＤ−Ａ変換器，アナログ
コンパレータ等のアナログ回路、さらにPWM回路として
メインPWM回路１系統，サブPWM回路３回路を同一チップ
上に集積した、本願発明の一実施例であるコントローラ
の全体構成図である。複写機，プリンタのシーケンス制
御，電源制御等のほとんどの制御機能を本チップに集約
させている。コントローラの構成は、CPUコアを中心に
データメモリ，プログラムメモリ，割込み制御等を内蔵
するCPUコア部１と、リセット機能2,プログラムの暴走
を監視するためのウオッチドッグタイマ3,CPUの情報を
基にデジタル・アナログ変換を行うべきデータを格納す
る７ビットラッチ21〜24,D−Ａ変換器４、また、Ｄ−Ａ
変換器４とアナログコンパレータ回路５と共に用い、ア
ナログ・デジタル変換器として機能するA/D変換デジタ
ル部、Ｄ−Ａ変換器,A−Ｄ変換ブロック等の各動作タイ
ミングをつかさどるタイミング制御器25か配設され、さ
らに複数アナログ値をアナログコンパレータ５の一方の
入力とするために、マルチプレクサ回路（以下MPXとい
う）８が内蔵されている。
イマ等のディジタル回路と共にＤ−Ａ変換器，アナログ
コンパレータ等のアナログ回路、さらにPWM回路として
メインPWM回路１系統，サブPWM回路３回路を同一チップ
上に集積した、本願発明の一実施例であるコントローラ
の全体構成図である。複写機，プリンタのシーケンス制
御，電源制御等のほとんどの制御機能を本チップに集約
させている。コントローラの構成は、CPUコアを中心に
データメモリ，プログラムメモリ，割込み制御等を内蔵
するCPUコア部１と、リセット機能2,プログラムの暴走
を監視するためのウオッチドッグタイマ3,CPUの情報を
基にデジタル・アナログ変換を行うべきデータを格納す
る７ビットラッチ21〜24,D−Ａ変換器４、また、Ｄ−Ａ
変換器４とアナログコンパレータ回路５と共に用い、ア
ナログ・デジタル変換器として機能するA/D変換デジタ
ル部、Ｄ−Ａ変換器,A−Ｄ変換ブロック等の各動作タイ
ミングをつかさどるタイミング制御器25か配設され、さ
らに複数アナログ値をアナログコンパレータ５の一方の
入力とするために、マルチプレクサ回路（以下MPXとい
う）８が内蔵されている。
Ａ−Ｄ変換は、複写機の定着サーミスタ，コピー濃度
調整用等のボリウムの各種電圧読取のために用いる。Ｄ
−Ａ変換器４は前記Ａ−Ｄ変換に用いると共に複写機の
蛍光灯調光制御，高圧制御等パルス幅変調（PWM）回路
のアナログコンパレータの基準電源として用いている。
調整用等のボリウムの各種電圧読取のために用いる。Ｄ
−Ａ変換器４は前記Ａ−Ｄ変換に用いると共に複写機の
蛍光灯調光制御，高圧制御等パルス幅変調（PWM）回路
のアナログコンパレータの基準電源として用いている。
現像ACバイアス用駆動パルス発生器は、CPU内部クロ
ックを分周するために４ビット分周器15と、現像ACバイ
アス用駆動パルスをデユーテイ比50％とするために1/2
分周器14とを用いている。
ックを分周するために４ビット分周器15と、現像ACバイ
アス用駆動パルスをデユーテイ比50％とするために1/2
分周器14とを用いている。
PWM回路10〜13は、低圧電源，蛍光灯調光制御，高圧
電源の制御に用いるが、低圧電源の制御にはデジタル７
ビット構成のメインPWM回路10を使用し、他のPWM回路は
前記アナログコンパレータ５の出力結果が直接PWM出力
となる構成となっているサブPWM回路11〜13を使用す
る。また、低圧電源制御のメインPWM回路10は、電源異
常時のPWM出力瞬時シャットダウン機能を持っており、
入力はコンパレータ９で構成され、ある規定値を超える
PWM出力は、ただちにオフし回路を保護し複写機の安全
性を高めている。
電源の制御に用いるが、低圧電源の制御にはデジタル７
ビット構成のメインPWM回路10を使用し、他のPWM回路は
前記アナログコンパレータ５の出力結果が直接PWM出力
となる構成となっているサブPWM回路11〜13を使用す
る。また、低圧電源制御のメインPWM回路10は、電源異
常時のPWM出力瞬時シャットダウン機能を持っており、
入力はコンパレータ９で構成され、ある規定値を超える
PWM出力は、ただちにオフし回路を保護し複写機の安全
性を高めている。
コントローラには他にポートとして、各種センサ入力
やコピースタート，コピー枚数の設定など，操作部キー
スイッチ情報の入力用の入力ポート16や、モータ，ヒー
タ，ソレノイド等をコントロールする出力ポート17、表
示用LEDドライブの為の出力ポート19などがある。
やコピースタート，コピー枚数の設定など，操作部キー
スイッチ情報の入力用の入力ポート16や、モータ，ヒー
タ，ソレノイド等をコントロールする出力ポート17、表
示用LEDドライブの為の出力ポート19などがある。
また工場，市場などで複写機の動作確認チェックを行
うためにチェッカを機械本体と接続するが、このための
シリアル通信用ポート18なども有する。
うためにチェッカを機械本体と接続するが、このための
シリアル通信用ポート18なども有する。
MPX8の入力は、前述の様に定着サーミスタ，濃度調整
用ボリューム等Ａ−Ｄ変換すべき信号とPWM制御すべき
低圧電源，高圧電源等の出力からのフィードバック信号
線である。また、ラッチ21〜24は、PWM制御すべき出力
の基準電圧に相当するデジタルデータをCPUコア部１か
ら書込むことにより保持している。なお、ラッチ21〜24
の出力段はタイミング制御器25からの信号で保持内容を
出力する３ステート構成になっている。
用ボリューム等Ａ−Ｄ変換すべき信号とPWM制御すべき
低圧電源，高圧電源等の出力からのフィードバック信号
線である。また、ラッチ21〜24は、PWM制御すべき出力
の基準電圧に相当するデジタルデータをCPUコア部１か
ら書込むことにより保持している。なお、ラッチ21〜24
の出力段はタイミング制御器25からの信号で保持内容を
出力する３ステート構成になっている。
Ａ−Ｄ変換デジタル部６は、第２図に示すとおり、最
終結果を保持するためのラッチ34,変換途中のデータを
保持するためのラッチ33及び比較結果により変換データ
を更新するロジック回路である演算器31等より構成され
ている。最終結果を保持するラッチ34は、ラッチ21〜24
と同様の構成でCPUコア部１からセレクトされること
で、保持している内容をCPU側のデータバス上に送出す
る。
終結果を保持するためのラッチ34,変換途中のデータを
保持するためのラッチ33及び比較結果により変換データ
を更新するロジック回路である演算器31等より構成され
ている。最終結果を保持するラッチ34は、ラッチ21〜24
と同様の構成でCPUコア部１からセレクトされること
で、保持している内容をCPU側のデータバス上に送出す
る。
ここで、Ａ−Ｄ変換動作とPWM動作の全体を詳述す
る。
る。
先づ、CPUコア部１は各PWM出力の制御基準値をラッチ
21〜24に書き込み、又、メインPWM動作に必要な各種デ
ータをメインPWM10内のレジスタに書き込む。さらに、
Ａ−Ｄ変換すべきアナログ入力チャンネルデータをタイ
ミング制御部25内のラッチに書き込む。
21〜24に書き込み、又、メインPWM動作に必要な各種デ
ータをメインPWM10内のレジスタに書き込む。さらに、
Ａ−Ｄ変換すべきアナログ入力チャンネルデータをタイ
ミング制御部25内のラッチに書き込む。
タイミング制御部25は、先づラッチ21をセレクトして
Ｄ−Ａ変換器４にデータ、すなわち、メインPWM10の制
御基準値を出力し、Ｄ−Ａ変換器は、該データに基づい
たアナログ電圧を発生する。それと同時に、MPX8のメイ
ンPWM出力のフィードバック信号入力端子を選択する。
Ｄ−Ａ変換器４の出力はアナログコンパレータ５の一方
の入力端に入力する。又、MPX8の出力はアナログコンパ
レータ５のもう一方の入力端に入力される。アナログコ
ンパレータ５は両入力を比較してMPX8側の入力がＤ−Ａ
変換器４側の入力より高い場合はhighを、低い場合はlo
wを出力する。アナログコンパレータ５の出力は１ビッ
ト×５構成のレジスタ（ラッチ）７に入力される。タイ
ミング制御部25は、アナログコンパレータ５の出力が充
分に安定する時間の経過後、ラッチ７におけるメインPW
Mに相当する１ビットを選択して比較結果をラッチす
る。
Ｄ−Ａ変換器４にデータ、すなわち、メインPWM10の制
御基準値を出力し、Ｄ−Ａ変換器は、該データに基づい
たアナログ電圧を発生する。それと同時に、MPX8のメイ
ンPWM出力のフィードバック信号入力端子を選択する。
Ｄ−Ａ変換器４の出力はアナログコンパレータ５の一方
の入力端に入力する。又、MPX8の出力はアナログコンパ
レータ５のもう一方の入力端に入力される。アナログコ
ンパレータ５は両入力を比較してMPX8側の入力がＤ−Ａ
変換器４側の入力より高い場合はhighを、低い場合はlo
wを出力する。アナログコンパレータ５の出力は１ビッ
ト×５構成のレジスタ（ラッチ）７に入力される。タイ
ミング制御部25は、アナログコンパレータ５の出力が充
分に安定する時間の経過後、ラッチ７におけるメインPW
Mに相当する１ビットを選択して比較結果をラッチす
る。
次に、タイミング制御部25は、ラッチ22をセレクトし
てＤ−Ａ変換器４にデータを出力し、同時にMPX8のサブ
PWM1出力のフィードバック信号入力端子を選択し、Ｄ−
Ａ変換器４の出力とMPX8の出力をアナログコンパレータ
５に入力する。タイミング制御部25は、前述と同様にア
ナログコンパレータ５の出力が充分に安定する時間の経
過後、サブPWM1出力に相当するラッチ７の１ビットを選
択し比較結果をラッチさせる。
てＤ−Ａ変換器４にデータを出力し、同時にMPX8のサブ
PWM1出力のフィードバック信号入力端子を選択し、Ｄ−
Ａ変換器４の出力とMPX8の出力をアナログコンパレータ
５に入力する。タイミング制御部25は、前述と同様にア
ナログコンパレータ５の出力が充分に安定する時間の経
過後、サブPWM1出力に相当するラッチ７の１ビットを選
択し比較結果をラッチさせる。
次にメインPWM10に対し、前述と同様の動作を行い、
その次にサブPWM2出力に対し同様の動作を行い、以下、
メイン，サブPWM3と同様の動作が繰り返される。これは
メインPWMの出力に対する比較動作が他のサブPWM出力に
対して高速を要求されるからである。その次にメインの
動作を行い、次にＡ−Ｄ変換に対する動作を行い、以上
の一巡の動作が繰り返し行われる。すなわち、メイン→
サブ０→メイン→サブ１→メイン→サブ２→メイン→Ａ
−Ｄを１サイクルとして、これを順次繰り返す。
その次にサブPWM2出力に対し同様の動作を行い、以下、
メイン，サブPWM3と同様の動作が繰り返される。これは
メインPWMの出力に対する比較動作が他のサブPWM出力に
対して高速を要求されるからである。その次にメインの
動作を行い、次にＡ−Ｄ変換に対する動作を行い、以上
の一巡の動作が繰り返し行われる。すなわち、メイン→
サブ０→メイン→サブ１→メイン→サブ２→メイン→Ａ
−Ｄを１サイクルとして、これを順次繰り返す。
ここでＡ−Ｄ変換動作について詳しく述べる。
第２図において、ラッチ33は変換途中のデータを格納
するラッチ、ラッチ34は最終変換結果を格納するラッチ
であり、ラッチ33,34は、３ステートのバッファを通し
て各々データバス,D−Ａデータバスに出力されている。
また、ラッチ30は変換作業用のワークレジスタである。
するラッチ、ラッチ34は最終変換結果を格納するラッチ
であり、ラッチ33,34は、３ステートのバッファを通し
て各々データバス,D−Ａデータバスに出力されている。
また、ラッチ30は変換作業用のワークレジスタである。
今、先づイニシャル信号生成回路35が動作したとする
と、イニシャル回路32が動作して‘1000000'Bという値
をラッチ33に出力し、ここでラッチイネーブルがhighに
なりラッチ33に上記の値をロードし、ラッチイネーブル
がlowになりロードした値がラッチ状態となるとする。
と、イニシャル回路32が動作して‘1000000'Bという値
をラッチ33に出力し、ここでラッチイネーブルがhighに
なりラッチ33に上記の値をロードし、ラッチイネーブル
がlowになりロードした値がラッチ状態となるとする。
次に、Ａ−Ｄサイクルが来たときタイミング制御部25
はＡ−Ｄ選択信号をhighにし、ラッチ33の３ステートバ
ッファをオンしラッチ33の内容すなわち‘1000000'Bを
Ｄ−Ａデータバスに送出し、同時にラッチ30をイネーブ
ルにして、上記の値をラッチ30にロードする。また、こ
の値はＤ−Ａ変換器４に送出され、Ｄ−Ａ変換され、Ｄ
−Ａ変換されたアナログ電圧はアナログコンパレータ５
の一方の端子に入力される。このとき、アナログコンパ
レータ５のもう一方の端子は、タイミング制御部25の信
号によりＡ−Ｄ変換されるべきアナログ入力（この場合
８チャネル）のうちの１入力を選択するようMPX8が駆動
され入力されている。
はＡ−Ｄ選択信号をhighにし、ラッチ33の３ステートバ
ッファをオンしラッチ33の内容すなわち‘1000000'Bを
Ｄ−Ａデータバスに送出し、同時にラッチ30をイネーブ
ルにして、上記の値をラッチ30にロードする。また、こ
の値はＤ−Ａ変換器４に送出され、Ｄ−Ａ変換され、Ｄ
−Ａ変換されたアナログ電圧はアナログコンパレータ５
の一方の端子に入力される。このとき、アナログコンパ
レータ５のもう一方の端子は、タイミング制御部25の信
号によりＡ−Ｄ変換されるべきアナログ入力（この場合
８チャネル）のうちの１入力を選択するようMPX8が駆動
され入力されている。
アナログコンパレータ５の比較結果はアナログ入力が
Ｄ−Ａ変換値より高い場合“1"、低い場合は“0"とし
て、レジスタ７を通してＡ−Ｄ変換デジタル部６に入力
され、演算器31に供給される。演算器31は入力すなわち
ラッチ30の出力のうち“1"がセットされているビットの
うちの最下位ビットについて比較結果を反映し、新しい
データとして出力する。又、同時に“1"がセットされて
いるビットのうちの最下位のビットの次の低位のビット
すなわちここではビット５を強制的に“1"にして新しい
データとして出力し、残りのビットは入力をそのまま新
しいデータとして出力する。すなわち、この場合ラッチ
30の出力は‘1000000'Bであるので演算器31は比較結果
を最上位ビットMSBに反映し、比較結果がhighのとき
“1"をlowのとき“0"をMSBとして生成し、さらに演算器
31の入力が‘1000000'BであるのでMSBの次のビットを強
制的に“1"にする為、新しいデータとして‘X6100000'B
（X6は比較結果により確定する“1"又は“0"）を新しい
データとして生成する。イニシャル信号生成回路35はこ
のときは動作せず、依ってイニシャル回路32も同様に動
作せず、演算器31の出力はそのままラッチ33に入力さ
れ、アナログコンパレータ５の出力が充分安定になった
とき発生するラッチイネーブルパルスがhighになること
でラッチ33にロードされ、さらに、ラッチイネーブルが
lowになるとラッチされる。また、このときはまだラッ
チ34のイネーブル信号は動作しない。
Ｄ−Ａ変換値より高い場合“1"、低い場合は“0"とし
て、レジスタ７を通してＡ−Ｄ変換デジタル部６に入力
され、演算器31に供給される。演算器31は入力すなわち
ラッチ30の出力のうち“1"がセットされているビットの
うちの最下位ビットについて比較結果を反映し、新しい
データとして出力する。又、同時に“1"がセットされて
いるビットのうちの最下位のビットの次の低位のビット
すなわちここではビット５を強制的に“1"にして新しい
データとして出力し、残りのビットは入力をそのまま新
しいデータとして出力する。すなわち、この場合ラッチ
30の出力は‘1000000'Bであるので演算器31は比較結果
を最上位ビットMSBに反映し、比較結果がhighのとき
“1"をlowのとき“0"をMSBとして生成し、さらに演算器
31の入力が‘1000000'BであるのでMSBの次のビットを強
制的に“1"にする為、新しいデータとして‘X6100000'B
（X6は比較結果により確定する“1"又は“0"）を新しい
データとして生成する。イニシャル信号生成回路35はこ
のときは動作せず、依ってイニシャル回路32も同様に動
作せず、演算器31の出力はそのままラッチ33に入力さ
れ、アナログコンパレータ５の出力が充分安定になった
とき発生するラッチイネーブルパルスがhighになること
でラッチ33にロードされ、さらに、ラッチイネーブルが
lowになるとラッチされる。また、このときはまだラッ
チ34のイネーブル信号は動作しない。
次にＡ−Ｄ変換サイクルが来たとき、前回と同様にタ
インミング制御部25は、Ａ−Ｄ選択信号を駆動し、ラッ
チ33の内容すなわち‘X6100000'BをＤ−Ａデータバスに
送出し、同時にラッチ30にロードする。また、その値は
Ｄ−Ａ変換器４でＤ−Ａ変換され、Ｄ−Ａ変換値はアナ
ログコンパレータ５に入力され、また、Ａ−Ｄ変換され
るべきアナログ入力をアナログコンパレータ５のもう一
方の端子に入力される。演算器31は入力‘X6100000'Bの
うち“1"がセットされているビットのうちの最下位ビッ
トすなわちビット５に比較結果を反映させ、ビット５の
データとして“0"または“1"を出力する。また、“1"が
セットされている最下位ビットの次の低位のビット、こ
の場合ビット４を強制的に“1"として出力し、残りのビ
ットをそのまま出力する。すなわち、‘X6X510000'B（X
6は前回のＡ−Ｄサイクルで確定した“1"又は“0"、X5
は今回のＡ−Ｄサイクルで確定した“1"又は“0"）を新
しいデータとして出力する。イニシャル信号生成回路35
は今サイクルでも動作せず、依ってイニシャル回路32も
同様に動作せず、演算器31の出力はそのままラッチ33に
入力され、ラッチイネーブルパルスによりラッチ33にロ
ードされラッチされる。また、今回もラッチ34のイネー
ブル信号は動作しない。
インミング制御部25は、Ａ−Ｄ選択信号を駆動し、ラッ
チ33の内容すなわち‘X6100000'BをＤ−Ａデータバスに
送出し、同時にラッチ30にロードする。また、その値は
Ｄ−Ａ変換器４でＤ−Ａ変換され、Ｄ−Ａ変換値はアナ
ログコンパレータ５に入力され、また、Ａ−Ｄ変換され
るべきアナログ入力をアナログコンパレータ５のもう一
方の端子に入力される。演算器31は入力‘X6100000'Bの
うち“1"がセットされているビットのうちの最下位ビッ
トすなわちビット５に比較結果を反映させ、ビット５の
データとして“0"または“1"を出力する。また、“1"が
セットされている最下位ビットの次の低位のビット、こ
の場合ビット４を強制的に“1"として出力し、残りのビ
ットをそのまま出力する。すなわち、‘X6X510000'B（X
6は前回のＡ−Ｄサイクルで確定した“1"又は“0"、X5
は今回のＡ−Ｄサイクルで確定した“1"又は“0"）を新
しいデータとして出力する。イニシャル信号生成回路35
は今サイクルでも動作せず、依ってイニシャル回路32も
同様に動作せず、演算器31の出力はそのままラッチ33に
入力され、ラッチイネーブルパルスによりラッチ33にロ
ードされラッチされる。また、今回もラッチ34のイネー
ブル信号は動作しない。
以上の動作をＡ−Ｄサイクルが来る毎にビット１まで
行う。
行う。
次にビット０が“1"になったとき、すなわち、ビット
６〜ビット１まで確定し、ビット０（最下位ビットLS
B）を確定するＡ−Ｄサイクルの動作を説明する。
６〜ビット１まで確定し、ビット０（最下位ビットLS
B）を確定するＡ−Ｄサイクルの動作を説明する。
Ａ−Ｄ選択信号を駆動しラッチ33の内容すなわち‘X6
X5X4X3X2X11'BをＤ−Ａデータバスに送出し、同時にラ
ッチ30にロードし、さらにその値をＤ−Ａ変換しアナロ
グ電圧値にしてアナログコンパレータ５に入力し、ま
た、Ａ−Ｄ変換されるべきアナログ入力をMPX8で選択し
てアナログコンパレータ５のもう一方の端子に入力し、
その比較結果を演算器31に入力し、演算器31が“1"がセ
ットされている最下位ビットするなわちLSB（ビット
０）に比較結果を反映させビット０のデータとして、
“0"又は“1"を確定するまでは、他のビットを確定する
それまでのＡ−Ｄサイクルの動作と同様である。また、
ビット０以外のビットはそのまま出力されるのも同様で
ある。すなわち確定データとしてして‘X6X5X4X3X2X
1X0'Bとして出力される。
X5X4X3X2X11'BをＤ−Ａデータバスに送出し、同時にラ
ッチ30にロードし、さらにその値をＤ−Ａ変換しアナロ
グ電圧値にしてアナログコンパレータ５に入力し、ま
た、Ａ−Ｄ変換されるべきアナログ入力をMPX8で選択し
てアナログコンパレータ５のもう一方の端子に入力し、
その比較結果を演算器31に入力し、演算器31が“1"がセ
ットされている最下位ビットするなわちLSB（ビット
０）に比較結果を反映させビット０のデータとして、
“0"又は“1"を確定するまでは、他のビットを確定する
それまでのＡ−Ｄサイクルの動作と同様である。また、
ビット０以外のビットはそのまま出力されるのも同様で
ある。すなわち確定データとしてして‘X6X5X4X3X2X
1X0'Bとして出力される。
さて、このサイクルですべてのビットが確定した為、
ラッチイネーブル信号によりラッチ34のイネーブルが動
作し、ラッチ34に確定データがロードされる。全ビット
確定は、ラッチ30のビット０出力が“1"である為、ビッ
ト０の比較結果安定時に発生するラッチイネーブルパル
スとの論理積をアンドゲート36でとって判定できる。ま
た、ラッチ30のビット０が“1"のときは、Ａ−Ｄ変換の
全ビット比較動作終了フラグである為、次のＡ−Ｄサイ
クルは最上位からＡ−Ｄ変換動作を再開するように、イ
ニシャル信号生成回路35が動作し、イニシャル回路32を
動作させる。イニシャル回路32は‘1000000'Bを出力
し、ラッチイネーブル信号によりラッチ33にロードされ
る。
ラッチイネーブル信号によりラッチ34のイネーブルが動
作し、ラッチ34に確定データがロードされる。全ビット
確定は、ラッチ30のビット０出力が“1"である為、ビッ
ト０の比較結果安定時に発生するラッチイネーブルパル
スとの論理積をアンドゲート36でとって判定できる。ま
た、ラッチ30のビット０が“1"のときは、Ａ−Ｄ変換の
全ビット比較動作終了フラグである為、次のＡ−Ｄサイ
クルは最上位からＡ−Ｄ変換動作を再開するように、イ
ニシャル信号生成回路35が動作し、イニシャル回路32を
動作させる。イニシャル回路32は‘1000000'Bを出力
し、ラッチイネーブル信号によりラッチ33にロードされ
る。
以上により、７ビットの一連のＡ−Ｄ変換動作が完了
する。
する。
なお、リセット時は各ラッチデータが不定である為、
全ビットが０の場合、イニシャル信号生成回路35は強制
的に動作し‘1000000'Bをラッチ33に出力し、リセット
時、７ビットのうちどこかにビットが立っていると、そ
のビットのうちの最下位ビットからＡ−Ｄ動作を行い、
LSBまでＡ−Ｄ動作行ないイニシャル信号生成回路35を
動作させる。すなわち、一連のＡ−Ｄ変換動作のリセッ
ト後の一回目はＡ−Ｄ変換結果が不定になる可能性があ
るが、常時、リッチ34の内容はリフレッシュされる為実
害は無い。なお、これを回避するには、リッチ30をリセ
ット信号で強制的に“0"又は“0000001"等に設定すれば
良い。ラツチ34の内容は、CPU側から送出されるアドレ
スをデコードしたＡ−Ｄレジスタ選択信号がアクティブ
になることでデータバスに送出され、CPUに読込まれ
る。
全ビットが０の場合、イニシャル信号生成回路35は強制
的に動作し‘1000000'Bをラッチ33に出力し、リセット
時、７ビットのうちどこかにビットが立っていると、そ
のビットのうちの最下位ビットからＡ−Ｄ動作を行い、
LSBまでＡ−Ｄ動作行ないイニシャル信号生成回路35を
動作させる。すなわち、一連のＡ−Ｄ変換動作のリセッ
ト後の一回目はＡ−Ｄ変換結果が不定になる可能性があ
るが、常時、リッチ34の内容はリフレッシュされる為実
害は無い。なお、これを回避するには、リッチ30をリセ
ット信号で強制的に“0"又は“0000001"等に設定すれば
良い。ラツチ34の内容は、CPU側から送出されるアドレ
スをデコードしたＡ−Ｄレジスタ選択信号がアクティブ
になることでデータバスに送出され、CPUに読込まれ
る。
また、Ａ−Ｄレジスタ選択信号とラッチ34のラッチイ
ネーブル信号（ラッチ34のＧ入力）とは競合しないよう
にすることは言うまでも無い。
ネーブル信号（ラッチ34のＧ入力）とは競合しないよう
にすることは言うまでも無い。
なお、演算器31入力からラッチ33までの遅れ時間が充
分に見込める場合、またはラッチ30のかわりに低チップ
面積の遅延素子を構成することで、ラッチ33のロードパ
ルス（ラッチイネーブル信号）を細いパルスにすれば、
ラッチ30を省略することができ、さらにチップ集積面積
を低減できる。
分に見込める場合、またはラッチ30のかわりに低チップ
面積の遅延素子を構成することで、ラッチ33のロードパ
ルス（ラッチイネーブル信号）を細いパルスにすれば、
ラッチ30を省略することができ、さらにチップ集積面積
を低減できる。
また、アナログコンパレータ５のアナログ出力をその
まま誤差信号としてフィードバック制御に用いることが
できる。
まま誤差信号としてフィードバック制御に用いることが
できる。
更に、A/D変換機能部分をワンチップ化し、そのアナ
ログコンパレータに制御出力端子を設けたものは、汎用
性があって大量生産向きであり、低価格化が期待でき
る。
ログコンパレータに制御出力端子を設けたものは、汎用
性があって大量生産向きであり、低価格化が期待でき
る。
以上説明したように、本願発明によれば、デジタルデ
ータをアナログ信号に変換するD/A変換手段とD/A変換手
段からのアナログ信号を制御対象部からのアナログ信号
とを比較する比較手段を、制御対象部の出力制御のとき
と、制御対象部からのアノログ信号のA/D変換のときで
兼用するので、回路規模を小さくし低価格な制御装置を
提供することができる。そして更に、D/A変換手段及び
比較手段を兼用するために制御対象部の出力制御と制御
対象部からのアナログ信号のA/D変換が時分割制御され
るが、制御手段が出力値制御の対象である制御対象部と
は異なる負荷を制御しているときに制御対象部からのア
ナログ信号のA/D変換結果が出たとしても、A/D変換手段
により変換されたデジタルデータを制御手段が適時読み
取りできるように、変換されたデジタルデータを一時的
に保持する保持手段を有しているので、負荷の制御を妨
げてしまうことがない。
ータをアナログ信号に変換するD/A変換手段とD/A変換手
段からのアナログ信号を制御対象部からのアナログ信号
とを比較する比較手段を、制御対象部の出力制御のとき
と、制御対象部からのアノログ信号のA/D変換のときで
兼用するので、回路規模を小さくし低価格な制御装置を
提供することができる。そして更に、D/A変換手段及び
比較手段を兼用するために制御対象部の出力制御と制御
対象部からのアナログ信号のA/D変換が時分割制御され
るが、制御手段が出力値制御の対象である制御対象部と
は異なる負荷を制御しているときに制御対象部からのア
ナログ信号のA/D変換結果が出たとしても、A/D変換手段
により変換されたデジタルデータを制御手段が適時読み
取りできるように、変換されたデジタルデータを一時的
に保持する保持手段を有しているので、負荷の制御を妨
げてしまうことがない。
このように、本願発明によれば、出力値制御の対象で
ある制御対象部及び出力値制御の対象でない負荷を制御
する制御装置において、回路規模を小さくして低価格化
が実現するとともに、回路の小規模化によって複数の対
象を制御することが困難になってしまうことのない制御
装置を提供することが化の可能になる。
ある制御対象部及び出力値制御の対象でない負荷を制御
する制御装置において、回路規模を小さくして低価格化
が実現するとともに、回路の小規模化によって複数の対
象を制御することが困難になってしまうことのない制御
装置を提供することが化の可能になる。
第１図は、本願発明の一実施例のブロック図、第２図は
同実施例のＡ−Ｄ変換デジタル部６の詳細図である。 ４……Ｄ−Ａ変換器 ５……アナログコンパレータ ６……Ａ−Ｄ変換デジタル部 ８……アナログマルチプレクサ（MPX） 10〜13……PWM回路
同実施例のＡ−Ｄ変換デジタル部６の詳細図である。 ４……Ｄ−Ａ変換器 ５……アナログコンパレータ ６……Ａ−Ｄ変換デジタル部 ８……アナログマルチプレクサ（MPX） 10〜13……PWM回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88
Claims (1)
- 【請求項１】出力値制御の対象である制御対象部及び出
力値制御の対象でない負荷を制御する制御手段と、 前記制御手段が発生した前記制御対象部の出力を規定す
るデジタルデータをアナログ信号に変換するD/A変換手
段と、 前記制御対象部の出力を表すアナログ信号を入力する入
力手段と、 前記D/A変換手段により変換されたアナログ信号と前記
入力手段から入力したアナログ信号を比較する比較手段
と、 前記比較手段による比較結果に応じて前記制御対象部を
駆動する駆動手段と、 前記D/A変換手段に所定のデジタルデータを供給し前記
比較手段の比較結果に基づいて前記入力手段から入力し
たアナログ信号をデジタルデータに変換するA/D変換手
段と、 前記A/D変換手段により変換されたデジタルデータを前
記制御手段が適時読み取りできるように、変換されたデ
ジタルデータを一時的に保持する保持手段と、 前記制御対象部の出力制御と前記入力手段からのアナロ
グ信号のA/D変換とを時分割で切り換える切換手段と、 を有することを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329017A JP2814253B2 (ja) | 1988-12-28 | 1988-12-28 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329017A JP2814253B2 (ja) | 1988-12-28 | 1988-12-28 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177616A JPH02177616A (ja) | 1990-07-10 |
| JP2814253B2 true JP2814253B2 (ja) | 1998-10-22 |
Family
ID=18216669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329017A Expired - Lifetime JP2814253B2 (ja) | 1988-12-28 | 1988-12-28 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814253B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195401A (ja) * | 1984-10-17 | 1986-05-14 | Sumitomo Heavy Ind Ltd | 検出器のドリフト補正装置 |
| JPS62215363A (ja) * | 1986-03-14 | 1987-09-22 | Haruji Yokoyama | 液体調味料の収納体 |
-
1988
- 1988-12-28 JP JP63329017A patent/JP2814253B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177616A (ja) | 1990-07-10 |
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