JPH0566625A - 画像形成装置の電源部 - Google Patents

Abstract

(57)【要約】 【目的】 画像形成装置の主制御装置と電源部間の電源
制御信号用の配線数が少なく雑音の問題もなく、画像形
成装置全体の小型化が可能な画像形成装置の電源部の提
供。 【構成】 マイクロプロセッサ、メモリ、計時手段等の
デジタル回路とＤ／Ａコンバータ、コンパレータ等のア
ナログ回路とを集積したシステムチップ１、および前記
システムチップからの信号により制御される複数の電源
制御回路を備え商用電源から画像形成に必要な複数の電
源を形成出力する電源制御ブロック２を備えて画像形成
に必要な複数の電源を供給する画像形成装置の電源部で
あって、画像形成動作を制御する画像形成装置の制御手
段２０との間にシリアル通信を行なう通信手段２８を有
することを特徴とする構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子写真方式の画像形成
装置の電源部に関するものである。

【０００２】

【従来の技術】従来、電子写真方式の画像形成装置にお
いては、商用ＡＣ電源からスイッチングレギュレータ等
の安定化電源を用いて低圧直流電源に変換し、この直流
電源から画像形成プロセスに必要な、高圧電源や光源用
の蛍光灯電源等を供給するための各別個の電源装置を用
い各部に供給していた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、各電源出力を制御するために、画像形成動
作全体を制御する画像形成装置の制御手段（以下、主制
御装置という）と各電源装置との間に、それぞれ専用の
制御信号を接続して制御しなければならず、構成が複雑
となり、また多数の接続線を必要とし装置小型化の障害
となっていた。

【０００４】更に、電源出力を変更するために、アナロ
グ電圧レベルの信号線で画像形成装置の主制御装置と各
電源装置とを接続していたため、雑音に弱く、かつアナ
ログ電圧に変換するＤ／Ａ変換器等を必要としコスト上
昇にもなっていた。

【０００５】この発明は、上記従来技術の問題点を解消
するために成されたもので、画像形成装置の主制御装置
と電源部間の電源制御信号用の配線数が少なく雑音の問
題もなく、装置全体の小型化が可能な画像形成装置の電
源部を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】このため、この発明に係
る画像形成装置の電源部は、マイクロプロセッサ、メモ
リ、計時手段等のデジタル回路とＤ／Ａコンバータ、コ
ンパレータ等のアナログ回路とを集積したシステムチッ
プ、および前記システムチップからの信号により制御さ
れる複数の電源制御回路を備え商用電源から画像形成に
必要な複数の電源を形成出力する電源制御ブロックを備
えて画像形成に必要な複数の電源を供給する画像形成装
置の電源部であって、画像形成動作を制御する画像形成
装置の制御手段との間にシリアル通信を行なう通信手段
を有することを特徴とする構成によって、前記の目的を
達成しようとするものである。

【０００７】

【作用】以上の構成により、システムチップは、集積し
たマイクロプロセッサ、メモリ、計時手段等のデジタル
回路と、Ｄ／Ａコンバータ、コンパレータ等のアナログ
回路とによって複数の電源出力を制御するための各信号
を形成し、電源制御ブロックはシステムチップからの信
号により複数の電源制御回路を動作させ商用電源から画
像形成に必要な制御された複数の電源を形成出力する。
なお、画像形成動作を制御する主制御装置と複数の電
源制御回路との間を直接接続する信号配線および同通信
手段は無くとも、電源部と主制御装置との間に備えた通
信手段によるシリアル通信によって、画像形成動作の開
始等の情報を得れば、以後必要な各電源出力の制御は前
記のように電源部自体で行なうことができる。

【０００８】

【実施例】以下、この発明に係る画像形成装置の電源部
を実施例により説明する。 （第１実施例）本発明の第１実施例を図１〜図５を参照
して説明する。図１は、第１実施例の電源部を備えた画
像形成装置の電気関係要部ブロック図である。

【０００９】Ａは第１実施例の電源部である。１３はＡ
Ｃプラグ、１はシステムチップであり、電源出力をコン
トロールする信号を電源制御ブロック２に出力する。電
源制御ブロック２には、蛍光灯１０の点灯制御を行う出
力端子および高圧出力端子ＰＮ３１，現像バイアス出力
端子ＰＮ３３，低圧出力端子ＰＮ３２を備えている。本
実施例では低圧出力の定格出力電圧は２４Ｖとなってい
る。２４は低圧出力の２４Ｖより５Ｖ出力を得るための
安定化電源回路である。

【００１０】２０は本画像形成装置の制御を行う主制御
装置のメイン中央演算処理装置（ＣＰＵ）であり、シス
テムチップ１とは通信制御線２８で接続されている。メ
インＣＰＵ２０には記憶装置ＲＡＭ２１およびＲＯＭ２
２がアドレスデータバス２９により接続されている。２
５はモータ制御回路でありメインＣＰＵ２０のＰＯＵＴ
１端子の駆動信号によりメインモータＭ１を駆動する。
２６はソレノイド駆動回路でありメインＣＰＵ２０のＰ
ＯＵＴ２端子の駆動信号によりソレノイドＳＬ１を駆動
する。２７も同様にＰＯＵＴ３の駆動信号によりソレノ
イドＳＬ２を駆動する。２３は本画像形成装置の操作表
示部であり、メインＣＰＵ２０とは接続線３０により接
続されている。またメインＣＰＵ２０にはその他の出力
ポートと入力ポートを備えている。

【００１１】図２は、前記電源出力制御用のシステムチ
ップ１のブロック図である。システムチップ１は、マイ
クロコンピュータと周辺のメモリー，設定タイムを任意
に変更できる時計手段を構成するタイマー等のデジタル
回路と共に、デジタル／アナログ変換器（以下Ｄ／Ａコ
ンバータという），比較器（以下コンパレータという）
等のアナログ回路、さらにパルス幅変調（以下ＰＷＭと
いう）回路としてメインＰＷＭ回路１系統，サブＰＷＭ
回路３系統を同一チップ上に集積して形成されており、
複写機，プリンター等の画像形成装置のほとんどの電源
出力制御が本システムチップ１に集約されている。

【００１２】システムチップ１の構成は、ＣＰＵコアを
中心にデータメモリー，プログラムメモリー，割り込み
制御，タイマー制御等を内蔵するマイクロプロセッサを
形成するＣＰＵコア部１０１と、リセット機能１０２，
プログラムの暴走を監視するためのウォッチドッグタイ
マー１０３，ＣＰＵの情報を基にデジタル・アナログ変
換を行うべきデータを格納する７ビット（ｂｉｔ）ラッ
チ１２１〜１２４，Ｄ／Ａ変換器１０４、またＤ／Ａ変
換器１０４とコンパレータ回路１０５と共に用いアナロ
グ／デジタル変換器として機能するＡ／Ｄコンバータ１
０６，Ｄ／Ａ変換器，Ａ／Ｄ変換ブロック等の各動作タ
イミングをつかさどるタイミングコントローラ１２５が
配置され、さらに複数のアナログ電圧値から選択してコ
ンパレータ１０５の一方の入力とするためのマルチプレ
クサ回路（ｍａｌｔｉｐｌｅｘｅｒ，ＭＰＸ回路）１０
８が内蔵されている。

【００１３】Ａ／Ｄ変換は、画像形成用の定着温度検出
用サーミスタ，画像濃度調整用のボリューム等の各種電
圧読取りのために用いる。Ｄ／Ａ変換器は前記Ａ／Ｄ変
換に用いると共に画像露光用の光源である蛍光灯調光制
御，高圧出力制御等のＰＷＭ幅変調回路のコンパレータ
の基準電圧として用いている。

【００１４】現像用ＡＣバイアス駆動パルス発生器は、
ＣＰＵ内部クロックを分周した４種類のクロックソース
から選択された出力を４ビット分周器１１５に入力す
る。４ビット分周器１１５は入力されたクロック信号を
１／１６〜１６／１６（１６段階の選択が可能）に分周
した後、出力パルスをデューティ５０％とするために１
／２分周器１１４を用いている。前記４種類のクロック
ソースの選択および分周比の選択はＣＰＵコア部１内の
レジスタに値をセットすることにより可能であり、本実
施例においては発生パルスの周波数を６４段階に可変で
きる。

【００１５】ＰＷＭ幅変調回路１１０〜１１３は低圧電
源，高圧電源，蛍光灯調光，ＤＣバイアス出力等の制御
に用いるが、低圧電源の制御にはデジタル７ビット構成
のメインＰＷＭ回路１１０を使用し、他のＰＷＭ回路は
前記コンパレータ１０５の出力結果が直接ＰＷＭ出力と
なる構成となっているサブＰＷＭ回路１１１〜１１３を
使用する。また、メインＰＷＭ回路には、出力電圧異常
時のＰＷＭ出力瞬時シャットダウンを行うコンパレータ
１０９を持っており、出力電圧が所定の規定値を超える
とＰＷＭ出力はただちに遮断（以下ＯＦＦと記す）し回
路を保護すると共に装置としての安全性も高めている。

【００１６】システムチップ１には、他に入出力ポート
として、各種センサー入力用のポートや、出力ポート、
そして表示用ＬＥＤドライブのための出力ポート１１９
などがある。

【００１７】またシステムチップ１には、シリアル通信
用制御回路１１８を有しており、シリアル通信用の同期
クロック出力端子ＰＮ３４と、シリアル出力端子ＰＮ３
５と、シリアル入力端子ＰＮ３６を有している。シリア
ル通信のデータ長は８ビットであり、シリアル通信制御
回路１１８内には送受信兼用の８ビットシフトレジスタ
を備えている。

【００１８】シリアル通信の動作を説明すると、まず送
信するべきデータをシフトレジスタにセットして通信開
始を指示する。するとまず同期クロック出力端子ＰＮ３
４がＬ値（ＬＯＷ）になると同時に、シリアル出力端子
ＰＮ３５にシフトレジスタの最高位ビット（ＭＳＢ）の
１ビットを出力しシフトレジスタをＭＳＢ側に１ビット
シフトする。次に同期クロック出力端子ＰＮ３４がＨ値
（ＨＩＧＨ）になるときにシリアル入力端子ＰＮ３６の
値をシフトレジスタの最下位ビット（ＬＳＢ）の１ビッ
トにセットする。この動作を８回繰り返すことによりシ
フトレジスタには受信データの８ビットがセットされる
ことになり通信を完了する。また前記同期クロックの周
波数はＣＰＵの内部クロックを分周することにより得て
おり、この分周比は何段階かの選択が可能となってい
る。

【００１９】マルチプレクサ１０８の入力は、前述のよ
うに定着温度検出用サーミスタ，濃度調整用ボリューム
等のＡ／Ｄ変換すべき信号の入力端子ＰＮ８〜ＰＮ１１
と、ＰＷＭ制御すべき低圧電源，高圧電源等の出力から
のフィードバック信号の入力端子ＰＮ１２，ＰＮ１３，
ＰＮ１５，ＰＮ１６が接続される。またラッチ１２１〜
１２４はＰＷＭ制御すべき出力の基準電圧に相当するデ
ジタルデータをＣＰＵコア部１から書き込み保持してい
る。なおラッチ１２１〜１２４の出力段は、タイミング
コントローラ１２５からの信号で保持内容を出力する３
ステート構成になっている。

【００２０】Ａ／Ｄコンバータ１０６は最終変換結果を
保持するラッチ，変換途中のデータを保持するラッチお
よびコンパレート結果により変換データを更新するロジ
ック回路から構成される。最終結果のラッチは、ラッチ
１２１〜１２４と同様の構成でＣＰＵコア部１０１から
選択されることで、保持している内容をＣＰＵ側のデー
タバス上に送出する。

【００２１】次に、Ａ／Ｄ変換動作とＰＷＭ動作の全体
を詳述する。まずＣＰＵコア部１０１は、各ＰＷＭ出力
の制御値をラッチ１２１〜１２４に書き込み、またメイ
ンＰＷＭ１１０の動作に必要な各種データをメインＰＷ
Ｍ１１０内のレジスタに書き込む。さらにＡ／Ｄ変換す
べきアナグロ入力チャンネルデータをタイミングコント
ローラ１２５内のラッチに書き込む。

【００２２】タイミングコントローラ１２５は、まずラ
ッチ１２１を選択してＤ／Ａコンバータ１０４にデータ
すなわちメインＰＷＭの制御値を出力し、Ｄ／Ａコンバ
ータ１０４は該データに基づいたアナログ電圧を発生
し、同時にマルチプレクサ１０８のメインＰＷＭ出力の
フィードバック信号入力端子ＰＮ１２を選択する。Ｄ／
Ａコンバータ１０４の出力はコンパレータ１０５の一方
の入力端に入力する。またマルチプレクサ１０８の出力
はコンパレータ１０５のもう一方の入力端に入力され
る。

【００２３】コンパレータ１０５は、両入力を比較して
マルチプレクサ１０８側の入力電圧がＤ／Ａコンバータ
１０４側の入力電圧より高い場合はＨ値（ｈｉｇｈ）
を、低い場合はＬ値（ｌｏｗ）を出力する。コンパレー
タ１０５の出力は１ビット×５構成のレジスタ（ラッ
チ）１０７に入力される。タイミングコントローラ１２
５はコンパレータ１０５の出力が充分に安定する時間の
遅れ（ディレイ）の後メインＰＷＭに相当するラッチ１
０７の１ビットを選択してコンパレート結果をラッチす
る。

【００２４】次に、タイミングコントローラ１２５はラ
ッチ１２２を選択してＤ／Ａコンバータ１０４にデータ
を出力し、同時にマルチプレクサ１０８のサブＰＷＭ１
の出力に対応するフィードバック信号入力端子ＰＮ１３
を選択しＤ／Ａコンバータ１０４の出力とマルチプレク
サ１０８の出力をコンパレータ１０５に入力する。タイ
ミングコントローラ１２５は前述と同様にコンパレータ
１０５の出力が充分に安定する時間のディレイの後、サ
ブＰＷＭ１出力に相当するレジスタ１０７の１ビットを
選択し、コンパレート結果をラッチする。

【００２５】次に、メインＰＷＭに対して前記説明と同
様の動作を行い、その次にサブＰＷＭ２出力に対して前
記説明と同様の動作を行う。以下、メインＰＷＭ，サブ
ＰＷＭ３と同様の動作が繰り返される。これはメインＰ
ＷＭ出力に対するコンパレート動作が他のサブＰＷＭ出
力に対するコンパレート動作より高速を要求されるから
である。

【００２６】次に、メインＰＷＭの動作を行い、次にＡ
／Ｄ変換に対する動作を行う。Ａ／Ｄ変換用の入力端子
はＰＮ８〜ＰＮ１１の４入力があり、どの入力を選択す
るかはＣＰＵコア部１０１によりマルチプレクサ１０８
の入力を切り換えて行われる。すなわちＡ／Ｄ変換用の
入力端子のみではなく、メインＰＷＭ，サブＰＷＭに対
応するフィードバック信号も選択できることになる。

【００２７】以上説明のように、一巡の動作は繰り返し
行われることになる。即ち、メインＰＷＭ→サブＰＷＭ
１→メインＰＷＭ→サブＰＷＭ２→メインＰＷＭ→サブ
ＰＷＭ３→メインＰＷＭ→Ａ／Ｄ変換を１サイクルとし
てこれを順次繰り返す。

【００２８】次に、Ａ／Ｄ変換の動作を説明する。Ａ／
Ｄコンバータ１０６には前述のような変換途中のデータ
を保持するラッチがあるが、ロジック回路により初期値
として１００００００Ｂ（Ｂは２進数を示す）がラッチ
されている。タイミングコントローラ１２５からの選択
信号で該選択されたラッチ内容がＤ／Ａコンバータ１０
４へ出力される。そして、Ｄ／Ａコンバータ１０４から
の出力はコンパレータ１０５の一方の入力端子へ入力さ
れ、コンパレータ１０５のもう一方の入力端子にはＡ／
Ｄ変換すべきアナログ入力が選択されるようマルチプレ
クサ１０８を駆動して入力される。

【００２９】上記のコンパレート結果により、１０００
０００Ｂよりアナログ入力が大きければ１１０００００
Ｂ、小さければ０１０００００ＢというデータをＡ／Ｄ
コンバータ１０６は生成して、Ａ／Ｄコンバータ１０６
内の変換途中データを保持するラッチに格納する。さら
に次のサイクルで同様にアナログ入力がＸ１０００００
Ｂ（Ｘは０または１を示す）より大ならばＸ１１０００
０Ｂ、小ならばＸ０１００００ＢというデータをＡ／Ｄ
コンバータ１０６は生成し、変換途中データとしてラッ
チに格納する。

【００３０】上記のように順次各ビットを確実にしてゆ
き最後のサイクルでＸＸＸＸＸＸ１ＢまたはＸＸＸＸＸ
Ｘ０ＢをＡ／Ｄ変換結果用レジスタに格納すると同時に
１００００００Ｂを変換途中ラッチに格納する。ＣＰＵ
コア部１０１はＡ／Ｄ変換結果用レジスタを選択するこ
とでＡ／Ｄ変換値を読み出せる。

【００３１】すなわちＡ／Ｄ変換動作は常時行われてお
り変換結果レジスタは常に最新の変換結果を保持してい
る。

【００３２】図３は、電源制御ブロックの構成図であ
る。ＡＣプラグ１３より供給されるＡＣ電源は、整流回
路１２によって直流に変換されメイントランスＴ１の１
次側巻き線Ｎ１に接続される。１次側巻き線Ｎ１の他端
は電源駆動回路３により駆動されて、２次側巻き線Ｎ２
〜Ｎ５にそれぞれの巻き線比に応じた電圧を発生する。

【００３３】電源駆動回路３は、システムチップ１の端
子ＰＮ２８すなわちメインＰＷＭ出力が接続されてお
り、このＰＷＭ信号により駆動制御が行われる。また電
源駆動回路３には電源異常検知手段を有しており、その
電源異常検知信号出力がシステムチップ１の端子ＰＮ１
８に接続されている。

【００３４】メイントランスＴ１の２次側巻き線Ｎ２
は、蛍光灯点灯用であり蛍光灯制御回路４に接続され
る。蛍光灯制御回路４は、システムチップ１の端子ＰＮ
２７すなわちサブＰＷＭ３の出力により駆動制御される
蛍光灯９の点灯，消灯および点灯電圧の制御を行ってい
る。蛍光灯９の近傍に配置された光量検出素子１０の出
力はシステムチップ１の端子ＰＮ１６、すなわちサブＰ
ＷＭ３の出力に対応するマルチプレクサ１０８の入力端
子に接続されている。

【００３５】メイントランスＴ１の２次巻き線Ｎ３は、
高圧出力用であり、高圧出力制御回路５に接続される。
高圧出力制御回路５は、システムチップ１の端子ＰＮ２
６すなわちサブＰＷＭ２の出力により駆動制御され、本
実施例画像形成装置の画像形成に必要な高圧電圧を端子
ＰＮ３１より供給する。高圧出力制御回路５には高圧出
力検出機能を有しており、この出力はシステムチップ１
の端子ＰＮ１５、すなわちサブＰＷＭ２の出力に対応す
るマチルプレクサ１０８の入力端子に接続されている。

【００３６】メイントランスＴ１の２次巻き線Ｎ４は、
低圧出力用であり低圧出力整流回路６で整流され、端子
ＰＮ３２より本装置の各部の負荷に供給される。低圧出
力整流回路６は、低圧出力検出機能を有しており、この
出力はシステムチップ１の端子ＰＮ１２すなわちメイン
ＰＷＭの出力に対応するマチルプレクサ１０８の入力端
子に接続されている。

【００３７】メイントランスＴ１の２次巻き線Ｎ５は、
現像ＤＣバイアス用の出力でありＤＣバイアス制御回路
７に接続される。ＤＣバイアス制御回路７はシステムチ
ップ１の端子ＰＮ２５、即ちサブＰＷＭ１出力により駆
動制御されて、所定の現像ＤＣバイアスを供給する。

【００３８】ＤＣバイアス制御回路７には現像ＤＣバイ
アス出力検出機能を有しており、この出力はシステムチ
ップ１の端子ＰＮ１３、即ちサブＰＷＭ１の出力に対応
するマルチプレクサ１０８の入力端子に接続されてい
る。ＤＣバイアス制御回路７の出力は現像バイアストラ
ンスＴ２の２次巻き線Ｎ６に接続されている。

【００３９】８はＡＣバイアス出力駆動回路であり、シ
ステムチップ１の端子ＰＮ２４、即ちＡＣバイアス駆動
パルス発生器の出力により制御され、現像バイアストラ
ンスＴ２の１次巻き線Ｎ７を駆動する。

【００４０】そして、現像バイアストランスＴ２の２次
巻き線Ｎ６より交流（ＡＣ）と直流（ＤＣ）の重畳され
た現像バイアス出力が端子ＰＮ３３より出力される。

【００４１】Ｔ３はシステムチップ１へ電源を供給する
ためのサブトランスであり、その１次巻き線Ｎ８はＡＣ
プラグ１３に接続されてＡＣ電源が供給される。

【００４２】サブトランスＴ３の２次巻き線Ｎ９の出力
は補助電源回路１１に接続され、補助電源回路１１で整
流し、安定化してシステムチップ１の端子ＰＮ３０すな
わちＶｃｃ端子と、端子ＰＮ７すなわちＧＮＤ端子に電
源を供給する。また、補助電源回路１１内には入力ＡＣ
電源電圧を検知する回路を備えており、この出力がシス
テムチップ１の端子ＰＮ９すなわちマチルプレクサ１０
８のＡ／Ｄ入力端子に接続されている。

【００４３】図４は、本実施例の電源制御フローチャー
トである。このフローチャートはシステムチップ１内の
ＲＯＭに保持されている電源制御プログラムの概略フロ
ーチャートである。まず電源ＯＮにより前述の補助電源
１１から電源が供給されてステップ１を実行する。ステ
ップ１では、システムチップ１がパワーＯＮ、リセット
されて起動された後、各出力及びレジスタ等を初期化し
てステップ２へ移行する。ステップ２ではメインＰＷＭ
の制御値をラッチ１２１に書き込みメインＰＷＭを駆動
開始してステップ３へ移行する。

【００４４】ステップ３では、低圧電源出力が規定値に
なったか否かを判断しており、規定値に達しない場合は
ステップ３へ戻り、規定値に達したときはステップ４へ
移行する。ステップ４ではメインＣＰＵ２０とのシリア
ル通信をスタートし、ここではシステムチップ１の内部
タイマー割り込みを設定し、一定時間（本実施例におい
ては１ｍＳ間隔）ごとの割り込み発生時にシリアル通信
を行うようになっている。次にステップ５へ移行してシ
リアル通信の内容により各電源出力を制御する。

【００４５】図５は、システムチップ１のシリアル通信
の送受信データ説明図である。受信データのビット０は
低圧出力のＯＮ／ＯＦＦ制御ビット、ビット１は高圧出
力のＯＮ／ＯＦＦ制御ビット、ビット２は蛍光灯のＯＮ
／ＯＦＦ制御ビット、ビット３は現像バイアスＤＣ出力
のＯＮ／ＯＦＦ制御ビット、ビット４は現像バイアスＡ
Ｃ出力のＯＮ／ＯＦＦ制御ビットとなっている。

【００４６】そして、システムチップ１は内部タイマー
により一定期間ごとのタイマー割り込み時に上記通信を
行っている。

【００４７】送信データは、受信データの各出力に対応
した制御の状態を示すデータを送信する。即ち、メイン
ＣＰＵ２０より各出力に対応したビットをＯＮすること
により、システムチップ１はそれを受信して電源出力を
ＯＮするとともに送信データの出力に対応するビットを
ＯＮして、メインＣＰＵ２０に電源出力をＯＮしたこと
を送信する。

【００４８】電源出力に何らかの異常がある場合には、
送信データがビットをＯＮしないようにするため、メイ
ンＣＰＵ２０はシステムチップ１からの送信データ（メ
インＣＰＵにおいては受信データ）を監視することによ
り電源異常が検知できる。

【００４９】以上説明のように、第１実施例では、画像
形成装置の主制御装置２０からの信号通信線は電源部Ａ
のシステムチップ１との間の通信制御線２８だけでよ
く、電源部Ａのシステムチップ１で各電源ごとの制御信
号を生成出力し、電源制御ブロックではシステムチップ
からの信号により複数の電源制御回路を制御して、各々
必要な制御がされた複数の電源を出力でき、構成が簡潔
となり装置全体の小型化、コスト低減が可能、しかも主
制御装置２０との通信はデジタル信号でよく雑音等の問
題もないといった効果を有する。

【００５０】（第２実施例）第２実施例を備えた画像形
成装置の構成，第２実施例のシステムチップのブロック
構成，電源制御ブロックの構成は、前記第１実施例と同
様につき、図示および重複説明を省略し、以下システム
チップとメインＣＰＵ間の通信および電源制御について
説明する。

【００５１】図６は、システムチップの通信データ説明
図である。１回８ビットの送受信を１フレームとして、
８フレームのデータが順次繰り返されて通信を行う構成
となっている。受信フレーム０はメインＣＰＵ２０にあ
らかじめ定められた固有の識別コード（ＩＤ）が送られ
ており、同様に送信フレーム０にはシステムチップ１の
ＩＤをメインＣＰＵ２０に送信する。

【００５２】受信フレーム１は各出力のＯＮ／ＯＦＦ制
御を指示するフレームであり、これは前記第１実施例で
の通信データと同じ内容であり、送信フレーム１も同様
に各電源出力のＯＮ／ＯＦＦ状態を示すものである。受
信フレーム２は低圧出力の制御値が送られてきており、
システムチップ１はこの値をラッチ１２１に格納してメ
インＰＷＭの制御を行う。同時にＰＮ１２端子の入力値
すなわち現在の低圧電源の出力値（Ａ／Ｄ変換された
値）を送信フレーム２に格納して現在の制御値をメイン
ＣＰＵ２０に送信する。

【００５３】以下同様に、受信フレーム３ではメインＣ
ＰＵ２０からの高圧出力制御値を受信して、送信フレー
ム３に現在の高圧出力値を格納し、受信フレーム４では
現像バイアスＤＣ制御値を受信して、送信フレーム４に
現在の現像バイアスＤＣ出力値を格納する。同様にフレ
ーム５では現像バイアスＡＣ周波数を、フレーム６では
蛍光灯の点灯光量のそれぞれの制御値を受信して、現在
の出力値を送信している。次に送信フレーム７では、電
源出力異常時に各出力に対応したエラーＮｏをメインＣ
ＰＵ２０に送信することにより、メインＣＰＵ２０は電
源異常を検知することができる。

【００５４】図７は、システムチップ１内の蛍光灯の点
灯制御プログラムを示すフローチャートである。

【００５５】ステップ１１で前記受信フレーム１内の蛍
光灯点灯制御ビットを監視しており、ＯＮの場合はステ
ップ１２へ移行する。ステップ１２では蛍光灯を点灯す
るために必要なフィラメント予熱を開始すると共にタイ
マーの時間設定を行う。本実施例においては３秒を設定
する。

【００５６】次にステップ１３に移行し、前記タイマー
設定した時間が経過したか否かの判断を行う。経過した
ときはステップ１４へ移行し、蛍光灯を点灯させてフロ
ー出口へ移行する。なお、前述ステップ１１において受
信フレーム１内の蛍光灯点灯制御ビットがＯＦＦの場合
はステップ１５へ移行し蛍光灯をＯＦＦして、フロー出
口に移行することになる。

【００５７】以上説明のように、前記第１実施例の効果
に加えて、主制御装置との間のシリアル通信内容を第１
実施例よりも具体的にしたことで、蛍光灯制御、高圧出
力制御、低圧出力制御、現像バイアス出力制御等の各電
源制御が精密に出来る。

【００５８】（第３実施例）第３実施例の各ブロックの
構成は前記第２実施例と同様につき、図示および重複説
明を省略し、以下システムチップの通信データについて
説明する。

【００５９】図８は、第３実施例のシステムチップ通信
データの説明図である。１回８ビットの送受信を１フレ
ームとして、１３フレームのデータが順次繰り返されて
通信が行われる。受信フレーム０〜６および送信フレー
ム０〜６は前記第２実施例の通信データと同様である。
受信フレーム７は低圧出力制御タイマー値、受信フレー
ム８は高圧出力制御タイマー値、受信フレーム９は現像
バイアスＤＣ制御タイマー値、受信フレーム１０は現像
バイアスＡＣ周波数制御タイマー値、受信フレーム１１
は蛍光灯制御タイマー値である。送信フレーム１２は第
２実施例でのフレーム７と同様に電源異常時のエラーＮ
ｏを送るものである。

【００６０】システムチップ１は、受信フレーム１のメ
インＣＰＵ２０からの各電源出力のＯＮ／ＯＦＦ指示か
ら、前記各電源出力制御タイマー値で指定された時間経
過後に、各電源出力制御値で示される出力値をＯＮまた
はＯＦＦする。もちろんタイマー値が０の場合は出力を
即時にＯＮ／ＯＦＦする構成となっている。

【００６１】以上説明のように、前記第１実施例および
第２実施例の効果に加えて、主制御装置との間のシリア
ル通信内容に制御タイマー値を加えることで、シーケン
シャルな出力の順次ＯＮや順次ＯＦＦの時間制御をシス
テムチップ１で行なえるため主制御装置メインＣＰＵ２
０での処理を一層軽減させることができる。

【００６２】

【発明の効果】以上説明したように、この発明によれ
ば、システムチップは、集積したマイクロプロセッサ、
メモリ、計時手段等のデジタル回路と、Ｄ／Ａコンバー
タ、コンパレータ等のアナログ回路とによって複数の電
源出力を制御するための各信号を形成し、電源制御ブロ
ックはシステムチップからの信号により複数の電源制御
回路を動作させ商用電源から画像形成に必要な制御され
た複数の電源を形成出力する。

【００６３】なお、電源部と画像形成動作全体を制御す
る制御手段（主制御装置）との間に備えた通信手段によ
るシリアル通信によって、画像形成動作の開始等の情報
を得れば、以後必要な各電源制御は電源部自体で行なう
ことができるので、主制御装置と複数の電源制御回路と
の間を直接接続する従来のような信号配線および同通信
手段は不要であり、画像形成装置全体の構成が簡潔とな
り装置の小型化、コスト低減が可能といった効果を有す
る。

【００６４】しかも、主制御装置との通信はデジタル信
号でよく雑音等の問題もない。

【図面の簡単な説明】

【図１】 第１実施例を備えた画像形成装置の要部ブロ
ック図である。

【図２】 第１実施例システムチップのブロック図であ
る。

【図３】 第１実施例電源制御ブロックの構成図であ
る。

【図４】 第１実施例の電源制御フローチャートであ
る。

【図５】 第１実施例システムチップの通信データ説明
図である。

【図６】 第２実施例システムチップの通信データ説明
図である。

【図７】 第２実施例蛍光灯の点灯制御フローチャート
である。

【図８】 第３実施例システムチップの通信データ説明
図である。

【符号の説明】

Ａ 電源部 １ システムチップ ２ 電源制御ブロック １０ 蛍光灯 ２０ 主制御装置のメインＣＰＵ ２８ 通信制御線 １０１ マイクロプロセッサ（ＣＰＵコア部）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ、メモリ、計時手段
   等のデジタル回路とＤ／Ａコンバータ、コンパレータ等
   のアナログ回路とを集積したシステムチップ、および前
   記システムチップからの信号により制御される複数の電
   源制御回路を備え商用電源から画像形成に必要な複数の
   電源を形成出力する電源制御ブロックを備えて画像形成
   に必要な複数の電源を供給する画像形成装置の電源部で
   あって、画像形成動作を制御する画像形成装置の制御手
   段との間にシリアル通信を行なう通信手段を有すること
   を特徴とする画像形成装置の電源部。