JP3134745B2 - リレー制御回路 - Google Patents
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
- G01R31/2889—Interfaces, e.g. between probe and tester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H47/00—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current
- H01H47/02—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for modifying the operation of the relay
- H01H47/18—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for modifying the operation of the relay for introducing delay in the operation of the relay
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- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＩＣテス
タのＤＣパラメータ測定に用いられるリレー制御回路に
関する。
タのＤＣパラメータ測定に用いられるリレー制御回路に
関する。
【０００２】
【従来の技術】従来のＩＣテスタにあっては、被試験Ｉ
Ｃ（以下、ＤＵＴという。）のＤＣパラメータ測定に図
４に示すような電源電圧供給回路を用いている。図４に
おいて、５０はＤＵＴ、６０は試料電源ユニット（以
下、ＢＳユニットという。）、７０はドライバー回路
（以下、ＤＲＶという。）である。
Ｃ（以下、ＤＵＴという。）のＤＣパラメータ測定に図
４に示すような電源電圧供給回路を用いている。図４に
おいて、５０はＤＵＴ、６０は試料電源ユニット（以
下、ＢＳユニットという。）、７０はドライバー回路
（以下、ＤＲＶという。）である。
【０００３】ＢＳユニット６０は、任意の直流電源電圧
を発生してＤＵＴ５０に供給するための回路である。Ｄ
ＲＶ７０は、所定の試験パターンを発生してＤＵＴ５０
に供給するための回路である。ＤＵＴ５０は、ＢＳユニ
ット６０からの電源電圧によって動作状態となり、ＤＲ
Ｖ７０からの試験パターン信号に応じて所定の処理動作
を実行する。
を発生してＤＵＴ５０に供給するための回路である。Ｄ
ＲＶ７０は、所定の試験パターンを発生してＤＵＴ５０
に供給するための回路である。ＤＵＴ５０は、ＢＳユニ
ット６０からの電源電圧によって動作状態となり、ＤＲ
Ｖ７０からの試験パターン信号に応じて所定の処理動作
を実行する。
【０００４】ＢＳユニット６０は、直流電圧供給源（以
下、ＤＡＣという。）６０１と、互いに直列に接続さ
れ、ＤＡＣ６０１の出力電流をＤＵＴ５０に供給する際
に電圧に変換する抵抗６０２，６０３と、各抵抗６０
２，６０３に発生する電圧を切り換えるスイッチ６０
４，６０５と、ＤＡＣ６０１の出力とスイッチ６０４，
６０５により選択された電圧レベルを比較して当該ＢＳ
ユニット６０の出力電圧を監視するレベル差電圧検出器
６０６と、抵抗６０２，６０３を選択的にバイパスする
リレー６０７，６０８を備えている。また、ＤＲＶ７０
は、試験パターン信号出力をオン／オフするリレー７０
１を備えている。
下、ＤＡＣという。）６０１と、互いに直列に接続さ
れ、ＤＡＣ６０１の出力電流をＤＵＴ５０に供給する際
に電圧に変換する抵抗６０２，６０３と、各抵抗６０
２，６０３に発生する電圧を切り換えるスイッチ６０
４，６０５と、ＤＡＣ６０１の出力とスイッチ６０４，
６０５により選択された電圧レベルを比較して当該ＢＳ
ユニット６０の出力電圧を監視するレベル差電圧検出器
６０６と、抵抗６０２，６０３を選択的にバイパスする
リレー６０７，６０８を備えている。また、ＤＲＶ７０
は、試験パターン信号出力をオン／オフするリレー７０
１を備えている。
【０００５】ＢＳユニット６０内のリレー６０７，６０
８には、大電流を流す必要があるため、比較的動作の遅
い水銀リレーが用いられる。また、ＤＲＶ７０のリレー
７０１には高速動作可能なリードリレーが用いられる。
８には、大電流を流す必要があるため、比較的動作の遅
い水銀リレーが用いられる。また、ＤＲＶ７０のリレー
７０１には高速動作可能なリードリレーが用いられる。
【０００６】上記構成による電源電圧供給回路に対する
従来のリレー制御回路は、図５に示すように、リレー選
択オペレーションコード発生回路１０、１次レジスタ２
０、２次レジスタ３０及びタイマー４０で構成される。
従来のリレー制御回路は、図５に示すように、リレー選
択オペレーションコード発生回路１０、１次レジスタ２
０、２次レジスタ３０及びタイマー４０で構成される。
【０００７】図４で示したＢＳユニット６０内のリレー
６０７とリレー６０８はオペレーションコードが割り付
けられており、リレー選択オペレーションコード発生回
路１０はテストプログラムで記述されたレンジに合わせ
てリレー６０７，６０８を選択するためのオペレーショ
ンコードを発生する。このコードデータはオペレーショ
ンコード用クロックＯＰＣＫのタイミングで１次レジス
タ２０に格納される。
６０７とリレー６０８はオペレーションコードが割り付
けられており、リレー選択オペレーションコード発生回
路１０はテストプログラムで記述されたレンジに合わせ
てリレー６０７，６０８を選択するためのオペレーショ
ンコードを発生する。このコードデータはオペレーショ
ンコード用クロックＯＰＣＫのタイミングで１次レジス
タ２０に格納される。
【０００８】この１次レジスタ２０に格納されたコード
データはリレーオン信号ＲＬＯＮのタイミングで２次レ
ジスタ３０に格納される。この２次レジスタ３０に格納
されたコードデータはリレーオン信号ＲＬＯＮと共にＡ
ＮＤゲート入力のタイマー４０に供給される。
データはリレーオン信号ＲＬＯＮのタイミングで２次レ
ジスタ３０に格納される。この２次レジスタ３０に格納
されたコードデータはリレーオン信号ＲＬＯＮと共にＡ
ＮＤゲート入力のタイマー４０に供給される。
【０００９】このタイマー４０はリレーの動作時間を確
保するための待ち時間を設定するものであり、１つのタ
イマーで制御することから、ＢＳユニット６０内の遅い
リレー６０７，６０８の動作時間に設定されている。そ
して、リレーオン信号ＲＬＯＮが入力された状態で、２
次レジスタ３０からコードデータを入力してタイマーを
起動し、設定時間が経過するまでＤＲＶ７０にリレー動
作待ち制御信号を送り、テストパターン走行動作を停止
させておく。
保するための待ち時間を設定するものであり、１つのタ
イマーで制御することから、ＢＳユニット６０内の遅い
リレー６０７，６０８の動作時間に設定されている。そ
して、リレーオン信号ＲＬＯＮが入力された状態で、２
次レジスタ３０からコードデータを入力してタイマーを
起動し、設定時間が経過するまでＤＲＶ７０にリレー動
作待ち制御信号を送り、テストパターン走行動作を停止
させておく。
【００１０】上記構成によるリレー制御回路の処理の流
れを図６に示す。まず、テストプログラムのＴＥＳＴ命
令が発せられると（ステップＳ１）、リレーオンが実行
され、リレーオン信号ＲＬＯＮが出力される（ステップ
Ｓ２）。これにより、２次レジスタ３０の出力データと
リレーオン信号ＲＬＯＮがタイマー４０に入力され、タ
イマー４０が起動されてリレー動作待ち時間となる（ス
テップＳ３）。タイマー４０の出力リレー動作待ち制御
でタイマー時間経過後、電源パワーがオンされ（ステッ
プＳ４）、テストパターン走行開始が実行される（ステ
ップＳ５）。
れを図６に示す。まず、テストプログラムのＴＥＳＴ命
令が発せられると（ステップＳ１）、リレーオンが実行
され、リレーオン信号ＲＬＯＮが出力される（ステップ
Ｓ２）。これにより、２次レジスタ３０の出力データと
リレーオン信号ＲＬＯＮがタイマー４０に入力され、タ
イマー４０が起動されてリレー動作待ち時間となる（ス
テップＳ３）。タイマー４０の出力リレー動作待ち制御
でタイマー時間経過後、電源パワーがオンされ（ステッ
プＳ４）、テストパターン走行開始が実行される（ステ
ップＳ５）。
【００１１】以上のように、従来のＩＣテスタ等に用い
られるリレー制御回路では、リレー動作待ち時間を１つ
のタイマーで制御していることから、最も遅いリレーの
動作時間に合わせてタイマーを設定している。しかしな
がら、テストプログラムの設定によっては動作時間の遅
いリレーを動作させない場合もある。このような場合に
は必要以上の動作待ち時間を取ることになるため、テス
ト時間が長くなるという問題がある。
られるリレー制御回路では、リレー動作待ち時間を１つ
のタイマーで制御していることから、最も遅いリレーの
動作時間に合わせてタイマーを設定している。しかしな
がら、テストプログラムの設定によっては動作時間の遅
いリレーを動作させない場合もある。このような場合に
は必要以上の動作待ち時間を取ることになるため、テス
ト時間が長くなるという問題がある。
【００１２】
【発明が解決しようとする課題】以上述べたように、従
来のＩＣテスタ等に用いられるリレー制御回路では、リ
レー動作待ち時間を１つのタイマーで制御していること
から、最も遅いリレーの動作時間に合わせてタイマーを
設定しており、動作時間の遅いリレーを動作させない場
合等では必要以上に動作待ち時間を取り、テスト時間が
長くなるという問題があった。
来のＩＣテスタ等に用いられるリレー制御回路では、リ
レー動作待ち時間を１つのタイマーで制御していること
から、最も遅いリレーの動作時間に合わせてタイマーを
設定しており、動作時間の遅いリレーを動作させない場
合等では必要以上に動作待ち時間を取り、テスト時間が
長くなるという問題があった。
【００１３】この発明の目的は、駆動リレーの動作時間
に合わせて待ち時間を選択することができ、テストプロ
グラムの設定によって動作時間の遅いリレーが動作しな
い場合に、テスト時間の短縮化を図ることのできるリレ
ー制御回路を提供することにある。
に合わせて待ち時間を選択することができ、テストプロ
グラムの設定によって動作時間の遅いリレーが動作しな
い場合に、テスト時間の短縮化を図ることのできるリレ
ー制御回路を提供することにある。
【００１４】
【課題を解決するための手段】この目的を達成するた
め、この発明は、テストプログラムの実行に応じて複数
のリレーをオン／オフ制御するリレー制御回路におい
て、前記テストプログラム記述内容からどのリレーが選
択されたかの情報を出力するリレー選択情報発生部１
と、このリレー選択情報発生部１の出力情報を格納する
１次情報格納部２ａと、この１次情報格納部２ａの出力
情報を格納する２次情報格納部２ｂと、前記１次情報格
納部２ａの出力と前記２次情報格納部２ｂの出力を比較
して両者の一致、不一致を判別する情報比較部２ｃと、
この情報比較部２ｃの不一致出力をリレー動作開始の制
御信号の入力時にトリガとして入力し、予め前記複数の
リレーのうち最も遅いリレーの動作時間に合わせた時間
だけリレー動作待ち制御信号を出力する第１のタイマー
３と、前記リレー動作開始の制御信号をトリガとして入
力し、前記第１のタイマー３の設定時間より速い時間リ
レー動作待ち制御信号を出力する第２のタイマー４と、
前記第１のタイマー３と第２のタイマー４のいずれか一
方から出力されるリレー動作待ち制御信号を出力する出
力回路部５とを具備し、テスト命令の実行時に、１次情
報格納部２ａに今回のテストにおけるリレー選択情報を
格納し、今回の情報と既に格納されている２次情報格納
部２ｂの前回テストにおけるリレー選択情報を情報比較
部２ｃで比較して、一致、不一致に応じて第１のタイマ
ー３、第２のタイマー４のどちらを動作させるかを選択
することを特徴とする。
め、この発明は、テストプログラムの実行に応じて複数
のリレーをオン／オフ制御するリレー制御回路におい
て、前記テストプログラム記述内容からどのリレーが選
択されたかの情報を出力するリレー選択情報発生部１
と、このリレー選択情報発生部１の出力情報を格納する
１次情報格納部２ａと、この１次情報格納部２ａの出力
情報を格納する２次情報格納部２ｂと、前記１次情報格
納部２ａの出力と前記２次情報格納部２ｂの出力を比較
して両者の一致、不一致を判別する情報比較部２ｃと、
この情報比較部２ｃの不一致出力をリレー動作開始の制
御信号の入力時にトリガとして入力し、予め前記複数の
リレーのうち最も遅いリレーの動作時間に合わせた時間
だけリレー動作待ち制御信号を出力する第１のタイマー
３と、前記リレー動作開始の制御信号をトリガとして入
力し、前記第１のタイマー３の設定時間より速い時間リ
レー動作待ち制御信号を出力する第２のタイマー４と、
前記第１のタイマー３と第２のタイマー４のいずれか一
方から出力されるリレー動作待ち制御信号を出力する出
力回路部５とを具備し、テスト命令の実行時に、１次情
報格納部２ａに今回のテストにおけるリレー選択情報を
格納し、今回の情報と既に格納されている２次情報格納
部２ｂの前回テストにおけるリレー選択情報を情報比較
部２ｃで比較して、一致、不一致に応じて第１のタイマ
ー３、第２のタイマー４のどちらを動作させるかを選択
することを特徴とする。
【００１５】ここで、前記リレー選択情報発生部１は、
前記複数のリレーそれぞれに与えられたオペレーション
コードデータを発生することを特徴とする。
前記複数のリレーそれぞれに与えられたオペレーション
コードデータを発生することを特徴とする。
【００１６】また、前記１次及び２次情報格納部２ａ，
２ｂはそれぞれレジスタであることを特徴とする。
２ｂはそれぞれレジスタであることを特徴とする。
【００１７】さらに、前記１次情報格納部２ａ、２次情
報格納部２ｂ及び情報比較部２ｃの系統と同じ構成の１
次情報格納部２ｄ、２次情報格納部２ｅ及び情報比較部
２ｆを１系統以上備え、いずれかの系統の情報比較部２
ｃが不一致出力のとき前記第１のタイマー３を選択して
起動するようにしたことを特徴とする。
報格納部２ｂ及び情報比較部２ｃの系統と同じ構成の１
次情報格納部２ｄ、２次情報格納部２ｅ及び情報比較部
２ｆを１系統以上備え、いずれかの系統の情報比較部２
ｃが不一致出力のとき前記第１のタイマー３を選択して
起動するようにしたことを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施形態を詳細に説明する。
一実施形態を詳細に説明する。
【００１９】図１は図４に示したＩＣテスタの電源電圧
供給回路に用いられる、この発明によるリレー制御回路
の構成を示すもので、１はテストプログラム記述内容か
らどのリレーが選択されたかの情報（オペレーションコ
ードデータ）を出力するリレー選択オペレーションコー
ド発生回路である。この回路１で発生されたコードデー
タはリレー動作監視回路２に入力される。
供給回路に用いられる、この発明によるリレー制御回路
の構成を示すもので、１はテストプログラム記述内容か
らどのリレーが選択されたかの情報（オペレーションコ
ードデータ）を出力するリレー選択オペレーションコー
ド発生回路である。この回路１で発生されたコードデー
タはリレー動作監視回路２に入力される。
【００２０】このリレー動作監視回路２は１次レジスタ
２ａと２次レジスタ２ｂと比較器２ｃで構成される。１
次レジスタ２ａはオペレーションコード発生回路１から
のコードデータをクロックＯＰＣＫのタイミングで格納
する。２次レジスタ２ｂはリレーオン信号ＲＬＯＮのタ
イミングで１次レジスタ２ａから出力されるコードデー
タを格納する。比較器２ｃは１次レジスタ２ａ、２次レ
ジスタ２ｂからそれぞれ出力されるコードデータを比較
して一致しているか否かを判別する。比較器２ｃの出力
はリレー動作監視回路２の出力としてＡＮＤ入力機能を
有するタイマー（Ａ）３に入力される。
２ａと２次レジスタ２ｂと比較器２ｃで構成される。１
次レジスタ２ａはオペレーションコード発生回路１から
のコードデータをクロックＯＰＣＫのタイミングで格納
する。２次レジスタ２ｂはリレーオン信号ＲＬＯＮのタ
イミングで１次レジスタ２ａから出力されるコードデー
タを格納する。比較器２ｃは１次レジスタ２ａ、２次レ
ジスタ２ｂからそれぞれ出力されるコードデータを比較
して一致しているか否かを判別する。比較器２ｃの出力
はリレー動作監視回路２の出力としてＡＮＤ入力機能を
有するタイマー（Ａ）３に入力される。
【００２１】上記リレーオン信号ＲＬＯＮはタイマー
（Ａ）３に入力されると共にタイマー（Ｂ）４に入力さ
れる。タイマー（Ａ）３とタイマー（Ｂ）４は互いに独
立して任意のリレー動作待ち時間を設定可能である。各
タイマー３，４から出力されるリレー動作待ち制御信号
はＯＲゲート５を介して前述のＤＲＶ７０に送られる。
（Ａ）３に入力されると共にタイマー（Ｂ）４に入力さ
れる。タイマー（Ａ）３とタイマー（Ｂ）４は互いに独
立して任意のリレー動作待ち時間を設定可能である。各
タイマー３，４から出力されるリレー動作待ち制御信号
はＯＲゲート５を介して前述のＤＲＶ７０に送られる。
【００２２】上記構成において、以下、図２に示すフロ
ーチャートを参照してその処理動作について説明する。
尚、図２はテストプログラムのＴＥＳＴ命令を実行して
からリレー動作待ち時間を制御するまでの処理動作を示
すものである。
ーチャートを参照してその処理動作について説明する。
尚、図２はテストプログラムのＴＥＳＴ命令を実行して
からリレー動作待ち時間を制御するまでの処理動作を示
すものである。
【００２３】まず、設定条件として、２次レジスタ２ｂ
に前回テストのリレー選択コードが格納されているもの
とする（ステップＳ１０１）。次に、今回のテストが実
行されると、リレー選択オペレーションコード発生回路
１からテストプログラムで記述されたレンジに合わせて
選択されたリレーのオペコードが出力される（ステップ
Ｓ１０２）。続いて、１次レジスタ２ａに今回テストの
リレー選択コードが格納される（ステップＳ１０３）。
に前回テストのリレー選択コードが格納されているもの
とする（ステップＳ１０１）。次に、今回のテストが実
行されると、リレー選択オペレーションコード発生回路
１からテストプログラムで記述されたレンジに合わせて
選択されたリレーのオペコードが出力される（ステップ
Ｓ１０２）。続いて、１次レジスタ２ａに今回テストの
リレー選択コードが格納される（ステップＳ１０３）。
【００２４】ステップＳ１０３の処理が実行されると、
１次レジスタ２ａの今回のリレー選択コードの出力と２
次レジスタ２ｂの前回のリレー選択コードの出力が比較
器２ｃに入力されて比較される（ステップＳ１０４）。
１次レジスタ２ａの今回のリレー選択コードの出力と２
次レジスタ２ｂの前回のリレー選択コードの出力が比較
器２ｃに入力されて比較される（ステップＳ１０４）。
【００２５】ステップＳ１０４で比較結果が一致してい
る場合（ＹＥＳ）には、タイマーＡ非選択となり（ステ
ップＳ１０６）、リレーオン実行後（ステップＳ１０
７）、タイマー（Ｂ）４を起動すると共に今回テストの
リレー選択コードを２次レジスタ２ｂに格納する（ステ
ップＳ１０８）。
る場合（ＹＥＳ）には、タイマーＡ非選択となり（ステ
ップＳ１０６）、リレーオン実行後（ステップＳ１０
７）、タイマー（Ｂ）４を起動すると共に今回テストの
リレー選択コードを２次レジスタ２ｂに格納する（ステ
ップＳ１０８）。
【００２６】ステップＳ１０４で比較結果が一致してい
ない場合（ＮＯ）には、タイマーＡ選択となり（ステッ
プＳ１０５）、リレーオン実行後（ステップＳ１０
７）、タイマー（Ａ）３を起動すると共に今回テストの
リレー選択コードを２次レジスタ２ｂに格納する（ステ
ップＳ１０９）。
ない場合（ＮＯ）には、タイマーＡ選択となり（ステッ
プＳ１０５）、リレーオン実行後（ステップＳ１０
７）、タイマー（Ａ）３を起動すると共に今回テストの
リレー選択コードを２次レジスタ２ｂに格納する（ステ
ップＳ１０９）。
【００２７】以上の結果、タイマー（Ａ）３の出力信号
とタイマー（Ｂ）４の出力信号を入力とするＯＲゲート
５の出力信号でリレー動作待ち時間が制御され（ステッ
プＳ１１０）、テストパターン走行開始が実行可能とな
る（ステップＳ１１１）。
とタイマー（Ｂ）４の出力信号を入力とするＯＲゲート
５の出力信号でリレー動作待ち時間が制御され（ステッ
プＳ１１０）、テストパターン走行開始が実行可能とな
る（ステップＳ１１１）。
【００２８】したがって、上記構成によるリレー制御回
路は、リレー動作監視回路２と、リレー動作待ち時間用
に複数（ここでは２個）のタイマー３，４を備え、前回
テストにて動作したリレーの情報と今回のテストで動作
するリレーの情報を監視することで、動作させるリレー
の動作時間に合わせたタイマーを選択することができ
る。よって、前述の電源電圧供給回路に用いれば、テス
トプログラムの設定によって動作時間の遅いリレーが動
作しない場合に、テスト時間を短縮することができる。
路は、リレー動作監視回路２と、リレー動作待ち時間用
に複数（ここでは２個）のタイマー３，４を備え、前回
テストにて動作したリレーの情報と今回のテストで動作
するリレーの情報を監視することで、動作させるリレー
の動作時間に合わせたタイマーを選択することができ
る。よって、前述の電源電圧供給回路に用いれば、テス
トプログラムの設定によって動作時間の遅いリレーが動
作しない場合に、テスト時間を短縮することができる。
【００２９】次に、図３を参照してこの発明による他の
実施形態について説明する。尚、図３において、図１と
同一部分には同一符号を付して示し、ここでは重複した
説明を省略する。
実施形態について説明する。尚、図３において、図１と
同一部分には同一符号を付して示し、ここでは重複した
説明を省略する。
【００３０】図３において、リレー動作監視回路２は、
前述の１次レジスタ２ａ、２次レジスタ２ｂ及び比較器
２ｃを２系統有する（追加構成をそれぞれ２ｄ，２ｅ，
２ｆとする）。両系統の比較器２ｃ，２ｆの各比較結果
はＯＲゲート２ｇを介してタイマー（Ａ）３に送られ
る。
前述の１次レジスタ２ａ、２次レジスタ２ｂ及び比較器
２ｃを２系統有する（追加構成をそれぞれ２ｄ，２ｅ，
２ｆとする）。両系統の比較器２ｃ，２ｆの各比較結果
はＯＲゲート２ｇを介してタイマー（Ａ）３に送られ
る。
【００３１】すなわち、このリレー動作監視回路２で
は、２通りの駆動リレー判定条件により駆動リレーの監
視が行われ、どちらかの条件において比較器の結果がＡ
＝Ｂでないときに、動作時間の遅いタイマー３を選択す
る。両方の条件の比較結果が共にＡ＝Ｂのときに、動作
時間の速いタイマー４を選択する。
は、２通りの駆動リレー判定条件により駆動リレーの監
視が行われ、どちらかの条件において比較器の結果がＡ
＝Ｂでないときに、動作時間の遅いタイマー３を選択す
る。両方の条件の比較結果が共にＡ＝Ｂのときに、動作
時間の速いタイマー４を選択する。
【００３２】また、条件毎に１次レジスタと２次レジス
タと比較器の回路と駆動リレーの動作時間に合わせて２
種類の待ち時間を持つタイマー（Ａ）３とタイマー
（Ｂ）４を備える。各タイマー３，４の設定時間Ｔ３，
Ｔ４はＴ３＞Ｔ４の関係である。
タと比較器の回路と駆動リレーの動作時間に合わせて２
種類の待ち時間を持つタイマー（Ａ）３とタイマー
（Ｂ）４を備える。各タイマー３，４の設定時間Ｔ３，
Ｔ４はＴ３＞Ｔ４の関係である。
【００３３】次に、動作を説明する。図３のリレー動作
監視回路２内の２次レジスタ２ｂ及び２次レジスタ２ｅ
には全体テストのリレー選択コードが格納され、図４の
ＢＳユニット６０内のリレー６０７が選択されているも
のとする。
監視回路２内の２次レジスタ２ｂ及び２次レジスタ２ｅ
には全体テストのリレー選択コードが格納され、図４の
ＢＳユニット６０内のリレー６０７が選択されているも
のとする。
【００３４】テスト実行により、今回のテスト条件がリ
レー選択オペレーションコード発生回路１に与えられ、
この回路１からリレー選択コードが出力されると、各判
別条件の選択コードが１次レジスタ２ａ及び１次レジス
タ２ｄに格納される。このとき、１次レジスタ２ａ及び
１次レジスタ２ｄには前回テストのリレー選択コードと
同じデータが格納されたとする。
レー選択オペレーションコード発生回路１に与えられ、
この回路１からリレー選択コードが出力されると、各判
別条件の選択コードが１次レジスタ２ａ及び１次レジス
タ２ｄに格納される。このとき、１次レジスタ２ａ及び
１次レジスタ２ｄには前回テストのリレー選択コードと
同じデータが格納されたとする。
【００３５】次に、比較器２ｃ及び比較器２ｆで１次レ
ジスタ２ａと２次レジスタ２ｂの格納データ及び１次レ
ジスタ２ｄと２次レジスタ２ｅの格納データをそれぞれ
比較し、比較器２ｃの出力と比較器２ｆの出力をＯＲゲ
ート２ｇを介してタイマー（Ａ）３のトリガ入力とし、
当該タイマー（Ａ）３を駆動制御する。
ジスタ２ａと２次レジスタ２ｂの格納データ及び１次レ
ジスタ２ｄと２次レジスタ２ｅの格納データをそれぞれ
比較し、比較器２ｃの出力と比較器２ｆの出力をＯＲゲ
ート２ｇを介してタイマー（Ａ）３のトリガ入力とし、
当該タイマー（Ａ）３を駆動制御する。
【００３６】このとき、前回のテスト条件と今回のテス
ト条件が一致しているため、今回テストでもＢＳユニッ
ト６０内のリレー６０７が選択される。リレー６０７は
既に前回テストにてリレーオン状態となっており、ＢＳ
ユニット６０内の動作時間の遅いリレーの動作待ち時間
が不要となる。
ト条件が一致しているため、今回テストでもＢＳユニッ
ト６０内のリレー６０７が選択される。リレー６０７は
既に前回テストにてリレーオン状態となっており、ＢＳ
ユニット６０内の動作時間の遅いリレーの動作待ち時間
が不要となる。
【００３７】よって、リレー動作監視回路２内の比較器
２ｃ及び比較器２ｆの出力結果はいずれもＡ＝Ｂである
のでタイマー（Ａ）３は非選択となり、リレーオン実行
により動作時間設定の速いタイマー（Ｂ）４によるリレ
ー動作待ち時間となる。
２ｃ及び比較器２ｆの出力結果はいずれもＡ＝Ｂである
のでタイマー（Ａ）３は非選択となり、リレーオン実行
により動作時間設定の速いタイマー（Ｂ）４によるリレ
ー動作待ち時間となる。
【００３８】尚、上記実施形態では、リレーの動作速度
が２種類の場合について説明したが、さらにリレーの動
作速度が多数種となる場合はタイマー数を増やし、リレ
ー動作監視回路数の系統数をそれに合わせて増加すれば
対応可能である。
が２種類の場合について説明したが、さらにリレーの動
作速度が多数種となる場合はタイマー数を増やし、リレ
ー動作監視回路数の系統数をそれに合わせて増加すれば
対応可能である。
【００３９】
【発明の効果】以上のようにこの発明によれば、リレー
動作監視回路と、リレー動作待ち時間用の複数のタイマ
ーを備え、前回テストにて動作したリレーの情報と今回
のテストで動作するリレーの情報を監視することで、駆
動リレーの動作時間に合わせたタイマーを選択すること
ができるので、テストプログラムの設定によって動作時
間の遅いリレーが動作しない場合に、テスト時間を短縮
することができるリレー制御回路を提供することができ
る。
動作監視回路と、リレー動作待ち時間用の複数のタイマ
ーを備え、前回テストにて動作したリレーの情報と今回
のテストで動作するリレーの情報を監視することで、駆
動リレーの動作時間に合わせたタイマーを選択すること
ができるので、テストプログラムの設定によって動作時
間の遅いリレーが動作しない場合に、テスト時間を短縮
することができるリレー制御回路を提供することができ
る。
【図１】この発明による一実施形態として、ＩＣテスタ
の電源電圧供給回路に用いられるリレー制御回路の構成
を示すブロック回路図である。
の電源電圧供給回路に用いられるリレー制御回路の構成
を示すブロック回路図である。
【図２】同実施形態のリレー制御処理の流れを示すフロ
ーチャートである。
ーチャートである。
【図３】この発明による他の実施形態の構成を示すブロ
ック回路図である。
ック回路図である。
【図４】従来のＩＣテスタのＤＣパラメータ測定におけ
る被試験ＩＣへの電源電圧供給回路の構成を示すブロッ
ク回路図である。
る被試験ＩＣへの電源電圧供給回路の構成を示すブロッ
ク回路図である。
【図５】従来の電源電圧供給回路のリレー制御回路の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図６】図５に示すリレー制御回路の制御処理の流れを
示すフローチャートである。
示すフローチャートである。
１ リレー選択オペレーションコード発生回路 ２ａ １次レジスタ ２ｂ ２次レジスタ ２ｃ 比較器 ２ｄ １次レジスタ ２ｅ ２次レジスタ ２ｆ 比較器 ２ｇ ＯＲゲート ３ タイマー（Ａ） ４ タイマー（Ｂ） ５ ＯＲゲート １０ リレー選択オペレーションコード発生回路 ２０ １次レジスタ ３０ ２次レジスタ ４０ タイマー ５０ ＤＵＴ（被試験ＩＣ） ６０ ＢＳユニット（試料電源ユニット） ６０７ （水銀）リレー ６０８ （水銀）リレー ７０ ドライバー回路 ７０１ （リード）リレー
Claims (4)
- 【請求項１】 テストプログラムの実行に応じて複数の
リレーをオン／オフ制御するリレー制御回路において、 前記テストプログラム記述内容からどのリレーが選択さ
れたかの情報を出力するリレー選択情報発生部(1) と、 このリレー選択情報発生部(1) の出力情報を格納する１
次情報格納部(2a)と、 この１次情報格納部(2a)の出力情報を格納する２次情報
格納部(2b)と、 前記１次情報格納部(2a)の出力と前記２次情報格納部(2
b)の出力を比較して両者の一致、不一致を判別する情報
比較部(2c)と、 この情報比較部(2c)の不一致出力をリレー動作開始の制
御信号の入力時にトリガとして入力し、予め前記複数の
リレーのうち最も遅いリレーの動作時間に合わせた時間
だけリレー動作待ち制御信号を出力する第１のタイマー
(3) と、 前記リレー動作開始の制御信号をトリガとして入力し、
前記第１のタイマー(3) の設定時間より速い時間リレー
動作待ち制御信号を出力する第２のタイマー(4) と、 前記第１のタイマー(3) と第２のタイマー(4) のいずれ
か一方から出力されるリレー動作待ち制御信号を出力す
る出力回路部(5) とを具備し、 テスト命令の実行時に、１次情報格納部(2a)に今回のテ
ストにおけるリレー選択情報を格納し、今回の情報と既
に格納されている２次情報格納部(2b)の前回テストにお
けるリレー選択情報を情報比較部(2c)で比較して、一
致、不一致に応じて第１のタイマー(3) 、第２のタイマ
ー(4) のどちらを動作させるかを選択することを特徴と
するリレー制御回路。 - 【請求項２】 前記リレー選択情報発生部(1) は、前記
複数のリレーそれぞれに与えられたオペレーションコー
ドデータを発生することを特徴とする請求項１記載のリ
レー制御回路。 - 【請求項３】 前記１次及び２次情報格納部(2a,2b) は
それぞれレジスタであることを特徴とする請求項１記載
のリレー制御回路。 - 【請求項４】 前記１次情報格納部(2a)、２次情報格納
部(2b)及び情報比較部(2c)の系統と同じ構成の１次情報
格納部(2d)、２次情報格納部(2e)及び情報比較部(2f)を
１系統以上備え、いずれかの系統の情報比較部(2c)が不
一致出力のとき前記第１のタイマー(3) を選択して起動
するようにしたことを特徴とする請求項１記載のリレー
制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07306927A JP3134745B2 (ja) | 1995-10-31 | 1995-10-31 | リレー制御回路 |
| US08/739,309 US5812424A (en) | 1995-10-31 | 1996-10-29 | Relay control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07306927A JP3134745B2 (ja) | 1995-10-31 | 1995-10-31 | リレー制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127193A JPH09127193A (ja) | 1997-05-16 |
| JP3134745B2 true JP3134745B2 (ja) | 2001-02-13 |
Family
ID=17962960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07306927A Expired - Fee Related JP3134745B2 (ja) | 1995-10-31 | 1995-10-31 | リレー制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5812424A (ja) |
| JP (1) | JP3134745B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103336240A (zh) * | 2013-06-04 | 2013-10-02 | 上海华力微电子有限公司 | 一种应用于集成电路的芯片测试中的测试电路 |
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| US6331783B1 (en) | 1999-10-19 | 2001-12-18 | Teradyne, Inc. | Circuit and method for improved test and calibration in automated test equipment |
| JP2002071762A (ja) * | 2000-06-13 | 2002-03-12 | Advantest Corp | 半導体試験装置及びそのモニタ装置 |
| US20030227785A1 (en) * | 2002-06-06 | 2003-12-11 | Johnson Robert W. | On-line uninterruptible power supplies with two-relay bypass circuit and methods of operation thereof |
| US7340364B1 (en) * | 2003-02-26 | 2008-03-04 | Advantest Corporation | Test apparatus, and control method |
| US20060007627A1 (en) * | 2004-07-07 | 2006-01-12 | Lewis James M | Intelligent relay system |
| CN101464473B (zh) * | 2008-12-31 | 2011-08-17 | 深圳创维－Rgb电子有限公司 | 应用于电路板测试中的电压异常保护装置 |
| JP2013152187A (ja) * | 2012-01-26 | 2013-08-08 | Tesetsuku:Kk | デバイステスタ |
| JP7262346B2 (ja) * | 2019-09-06 | 2023-04-21 | 三菱電機株式会社 | 光ｍｏｓｆｅｔリレー駆動電流制御装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907230A (en) * | 1988-02-29 | 1990-03-06 | Rik Heller | Apparatus and method for testing printed circuit boards and their components |
| US4878465A (en) * | 1988-08-26 | 1989-11-07 | Thermo King Corporation | Control for automatically starting a diesel engine |
| JP2582906B2 (ja) * | 1989-10-21 | 1997-02-19 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の直流電流・電圧特性の測定方法 |
| US5101153A (en) * | 1991-01-09 | 1992-03-31 | National Semiconductor Corporation | Pin electronics test circuit for IC device testing |
| US5402079A (en) * | 1992-12-18 | 1995-03-28 | Vlsi Technology, Inc. | Integrated circuit relay control system |
-
1995
- 1995-10-31 JP JP07306927A patent/JP3134745B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-29 US US08/739,309 patent/US5812424A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103336240A (zh) * | 2013-06-04 | 2013-10-02 | 上海华力微电子有限公司 | 一种应用于集成电路的芯片测试中的测试电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5812424A (en) | 1998-09-22 |
| JPH09127193A (ja) | 1997-05-16 |
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