JP2527810B2 - シミュレ―ション装置 - Google Patents
シミュレ―ション装置Info
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- JP2527810B2 JP2527810B2 JP1128081A JP12808189A JP2527810B2 JP 2527810 B2 JP2527810 B2 JP 2527810B2 JP 1128081 A JP1128081 A JP 1128081A JP 12808189 A JP12808189 A JP 12808189A JP 2527810 B2 JP2527810 B2 JP 2527810B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、被制御機器をシーケンス制御するプログラ
マブルコントローラのシミュレーション装置に関する。
マブルコントローラのシミュレーション装置に関する。
＜従来の技術＞ 一般に、プログラマブルコントローラ１は、第１図に
示すように、演算部11によりプログラムメモリ12から読
み出したシーケンスプログラムに基づいて演算を行なう
とともに、データメモリ13からインターフェース回路14
を介して被制御機器２の各要素に制御信号を出力し、各
要素のオン，オフ等を表わす状態信号を受けて、これを
データメモリ13に格納しながら、被制御機器２を逐次シ
ーケンス動作させるものである。
示すように、演算部11によりプログラムメモリ12から読
み出したシーケンスプログラムに基づいて演算を行なう
とともに、データメモリ13からインターフェース回路14
を介して被制御機器２の各要素に制御信号を出力し、各
要素のオン，オフ等を表わす状態信号を受けて、これを
データメモリ13に格納しながら、被制御機器２を逐次シ
ーケンス動作させるものである。
従来、このプログラマブルコントローラ１によるシー
ケンスプログラムのチェックは、第５図に示すような手
順で行われている。即ち、まずシーケンスプログラムの
基礎になるラダー図（展開接続図）を設計し（S1参
照）、このラダー図をプログラムに翻訳してプログラム
メモリ12に記憶させ（S2参照）、これと並行して被制御
機器２たる生産ラインの設備機器を設計，製作し、据付
ける（S3,S4参照）。次いで、生産ライン現場に据付け
られた設備機器を、プログラマブルコントローラ１で逐
次シーケンス動作させ（S5参照）、設備機器の各構成部
材が正常に動作するか否かを判断し（S6参照）、異常な
場合はラダー図を個々に修正して（S7参照）、完全なシ
ーケンスプログラムを作成している。
ケンスプログラムのチェックは、第５図に示すような手
順で行われている。即ち、まずシーケンスプログラムの
基礎になるラダー図（展開接続図）を設計し（S1参
照）、このラダー図をプログラムに翻訳してプログラム
メモリ12に記憶させ（S2参照）、これと並行して被制御
機器２たる生産ラインの設備機器を設計，製作し、据付
ける（S3,S4参照）。次いで、生産ライン現場に据付け
られた設備機器を、プログラマブルコントローラ１で逐
次シーケンス動作させ（S5参照）、設備機器の各構成部
材が正常に動作するか否かを判断し（S6参照）、異常な
場合はラダー図を個々に修正して（S7参照）、完全なシ
ーケンスプログラムを作成している。
＜発明が解決しようとする課題＞ ところが、上記従来のシーケンスプログラムのチェッ
ク手法は、このシーケンスプログラムによりプログラマ
ブルコントローラ１を介して実際に現場の設備機器をシ
ーケンス動作させながら、その構成部材の動作異常から
ラダー図の欠陥を見つけるものであるため、ラダー図の
設計，シーケンスプログラムの作成に設備機器の設計，
製作，据付けを間に合わす必要があり、後者に時間的余
裕がなくなるという欠点がある。また、現場の往々にし
て劣悪な環境下でのチェック作業を避けることができ
ず、設備機器の駆動に多量の電力を消費するうえ、ラダ
ー図の欠陥で設備機器が破壊する虞れも大きい。さら
に、ラダー図やシーケンスプログラムの欠陥を、構成部
材の動作状態の範囲内でしかチェックできず、チェック
項目が限定されるという欠点がある。
ク手法は、このシーケンスプログラムによりプログラマ
ブルコントローラ１を介して実際に現場の設備機器をシ
ーケンス動作させながら、その構成部材の動作異常から
ラダー図の欠陥を見つけるものであるため、ラダー図の
設計，シーケンスプログラムの作成に設備機器の設計，
製作，据付けを間に合わす必要があり、後者に時間的余
裕がなくなるという欠点がある。また、現場の往々にし
て劣悪な環境下でのチェック作業を避けることができ
ず、設備機器の駆動に多量の電力を消費するうえ、ラダ
ー図の欠陥で設備機器が破壊する虞れも大きい。さら
に、ラダー図やシーケンスプログラムの欠陥を、構成部
材の動作状態の範囲内でしかチェックできず、チェック
項目が限定されるという欠点がある。
そこで、本発明の目的は、設備機器等の被制御機器を
実際に動作させることなく、簡素でコンパクトな手段で
もってプログラマブルコントローラのシーケンスプログ
ラムやラダー図を詳しくチェックでき、現場でのチェッ
ク作業および被制御機器の破壊を回避でき、省エネルギ
を図ることができるシミュレーション装置を提供するこ
とである。
実際に動作させることなく、簡素でコンパクトな手段で
もってプログラマブルコントローラのシーケンスプログ
ラムやラダー図を詳しくチェックでき、現場でのチェッ
ク作業および被制御機器の破壊を回避でき、省エネルギ
を図ることができるシミュレーション装置を提供するこ
とである。
＜課題を解決するための手段＞ 上記目的を達成するため、本発明のシミュレーション
装置は、メモリに記憶したシーケンスプログラムに基づ
いて演算を行なうとともに、データメモリと被制御機器
の各要素の間で制御信号，状態信号を送，受して被制御
機器を制御するプログラマブルコントローラ用のもので
あって、シーケンスを構成する各サイクルの出力要素，
原端要素，到達端要素および原端オフ，到達端オンまで
の両基準時間に関するデータを格納するサイクル線図テ
ーブルと、このサイクル線図テーブルに格納された各サ
イクルの両基準時間を計時するタイマと、上記プログラ
マブルコントローラから被制御機器の出力要素に出力さ
れるべき起動信号を受けて、その出力要素に対応するサ
イクルの両基準時間を上記サイクル線図テーブルから読
み出して上記タイマに設定して計時を開始させる一方、
タイマの計時終了に伴って上記プログラマブルコントロ
ーラにそのサイクルの原端オフまたは到達端オンの状態
信号を出力する演算手段を備える。
装置は、メモリに記憶したシーケンスプログラムに基づ
いて演算を行なうとともに、データメモリと被制御機器
の各要素の間で制御信号，状態信号を送，受して被制御
機器を制御するプログラマブルコントローラ用のもので
あって、シーケンスを構成する各サイクルの出力要素，
原端要素，到達端要素および原端オフ，到達端オンまで
の両基準時間に関するデータを格納するサイクル線図テ
ーブルと、このサイクル線図テーブルに格納された各サ
イクルの両基準時間を計時するタイマと、上記プログラ
マブルコントローラから被制御機器の出力要素に出力さ
れるべき起動信号を受けて、その出力要素に対応するサ
イクルの両基準時間を上記サイクル線図テーブルから読
み出して上記タイマに設定して計時を開始させる一方、
タイマの計時終了に伴って上記プログラマブルコントロ
ーラにそのサイクルの原端オフまたは到達端オンの状態
信号を出力する演算手段を備える。
＜作用＞ いま、プログラマブルコントローラからシーケンスプ
ログラムに基づく演算により被制御機器の特定のサイク
ルの出力要素のための起動信号が出力されたとする。す
ると、シミュレーション装置の演算手段は、これを受け
てそのサイクルの原端オフ，到達端オンまでの両基準時
間をサイクル線図テーブルから読み出して、これをタイ
マに設定して計時を開始させる。タイマが上記各基準時
間の計時を終えると、上記演算手段は、サイクル線図テ
ーブルのデータに基づきそのサイクルの原端オフおよび
到達端オンの状態信号をプログラマブルコントローラに
出力する。これを受けたプログラマブルコントローラ
は、データメモリにそのサイクルの原端要素がオフおよ
び到達端要素がオンであることを表わすデータを書き込
んでそのサイクルの実行を終了する。その後、上記デー
タを含むデータメモリ内のデータにより、シーケンスプ
ログラムに基づいて演算を行ない、次ステップのシーケ
ンスプログラムに欠陥がなければ、次のサイクルの出力
要素のための起動信号を出力する。
ログラムに基づく演算により被制御機器の特定のサイク
ルの出力要素のための起動信号が出力されたとする。す
ると、シミュレーション装置の演算手段は、これを受け
てそのサイクルの原端オフ，到達端オンまでの両基準時
間をサイクル線図テーブルから読み出して、これをタイ
マに設定して計時を開始させる。タイマが上記各基準時
間の計時を終えると、上記演算手段は、サイクル線図テ
ーブルのデータに基づきそのサイクルの原端オフおよび
到達端オンの状態信号をプログラマブルコントローラに
出力する。これを受けたプログラマブルコントローラ
は、データメモリにそのサイクルの原端要素がオフおよ
び到達端要素がオンであることを表わすデータを書き込
んでそのサイクルの実行を終了する。その後、上記デー
タを含むデータメモリ内のデータにより、シーケンスプ
ログラムに基づいて演算を行ない、次ステップのシーケ
ンスプログラムに欠陥がなければ、次のサイクルの出力
要素のための起動信号を出力する。
このとき、上記特定のサイクルの動作条件またはその
サイクル自体に関するシーケンスプログラムに欠陥があ
ると、上記特定のサイクルへの起動信号が出力されず、
次ステップのシーケンスプログラムに欠陥があると、次
のサイクルへの起動信号が出力されない。従って、プロ
グラマブルコントローラによる制御が停止するので、操
作者は、被制御機器を実際に動作させることなく、また
現場での電力を消費し、機器を破壊する虞れのある煩わ
しいチェック作業をせずとも、シーケンスプログラムや
ラダー図の欠陥を容易かつ迅速に見つけ出すことができ
る。
サイクル自体に関するシーケンスプログラムに欠陥があ
ると、上記特定のサイクルへの起動信号が出力されず、
次ステップのシーケンスプログラムに欠陥があると、次
のサイクルへの起動信号が出力されない。従って、プロ
グラマブルコントローラによる制御が停止するので、操
作者は、被制御機器を実際に動作させることなく、また
現場での電力を消費し、機器を破壊する虞れのある煩わ
しいチェック作業をせずとも、シーケンスプログラムや
ラダー図の欠陥を容易かつ迅速に見つけ出すことができ
る。
＜実施例＞ 以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のシミュレーション装置の一実施例を
示すブロック図であり、１は既述の演算部11,プログラ
ムメモリ12,データメモリ13,インターフェース回路14を
備えて被制御機器２をシーケンス制御するプログラマブ
ルコントローラ、３はこのプログラマブルコントローラ
１のインターフェース回路14に接続され、プログラムメ
モリ12に格納されたシーケンスプログラムをチェックす
べく上記被制御機器２に代って模擬動作するシミュレー
ション装置である。
示すブロック図であり、１は既述の演算部11,プログラ
ムメモリ12,データメモリ13,インターフェース回路14を
備えて被制御機器２をシーケンス制御するプログラマブ
ルコントローラ、３はこのプログラマブルコントローラ
１のインターフェース回路14に接続され、プログラムメ
モリ12に格納されたシーケンスプログラムをチェックす
べく上記被制御機器２に代って模擬動作するシミュレー
ション装置である。
上記シミュレーション装置３は、被制御機器２のシー
ケンスを構成する各サイクルの出力要素，原端要素，到
達端要素および原端オフ，到達端オンまでの両基準時間
に関するデータを格納するサイクル線図テーブル４と、
このサイクル線図テーブル４に格納された各サイクルの
上記両基準時間T1,T2を夫々計時する第1,第２タイマ5,6
と、演算手段としてのCPU7からなる。このCPU7は、プロ
グラマブルコントローラ１からシーケンスプログラムに
基づいて被制御機器２の特定の出力要素に出力されるべ
き起動信号を受けて、この出力要素に対応するサイクル
の基準時間T1,T2をサイクル線図テーブル４から読み出
して、第1,第２タイマ5,6に夫々設定して計時を開始さ
せる一方、各タイマ5,6の計時終了に伴ってプログラマ
ブルコントローラ１にそのサイクルの原端オフ，到達端
オンの状態信号を出力するようになっている。
ケンスを構成する各サイクルの出力要素，原端要素，到
達端要素および原端オフ，到達端オンまでの両基準時間
に関するデータを格納するサイクル線図テーブル４と、
このサイクル線図テーブル４に格納された各サイクルの
上記両基準時間T1,T2を夫々計時する第1,第２タイマ5,6
と、演算手段としてのCPU7からなる。このCPU7は、プロ
グラマブルコントローラ１からシーケンスプログラムに
基づいて被制御機器２の特定の出力要素に出力されるべ
き起動信号を受けて、この出力要素に対応するサイクル
の基準時間T1,T2をサイクル線図テーブル４から読み出
して、第1,第２タイマ5,6に夫々設定して計時を開始さ
せる一方、各タイマ5,6の計時終了に伴ってプログラマ
ブルコントローラ１にそのサイクルの原端オフ，到達端
オンの状態信号を出力するようになっている。
第２図は、シーケンスを構成するサイクルを動作順に
左から並べて記述したサイクル線図の一例を示してい
る。図中のA,Dは、プログラマブルコントローラ１から
の起動信号を受けてオンになり、そのサイクルを起動す
るリレー等の出力要素を示す。また、各出力要素の左端
の−B,−Ｅは、そのサイクルの原端要素を、右端のC,F
は、そのサイクルの到達端要素を夫々示している。１つ
のサイクルが起動され、正常に動作すると、第４図
（ａ），（ｂ）に示すように起動後基準時間T1までにワ
ークＷが右方へ移動して原端要素８がオフになり、第４
図（ｃ）に示すように起動後基準時間T2までにワークＷ
が右端に達して到達端９がオンになる。従って、第２図
の原端要素B,Eには負号（−）を付している。
左から並べて記述したサイクル線図の一例を示してい
る。図中のA,Dは、プログラマブルコントローラ１から
の起動信号を受けてオンになり、そのサイクルを起動す
るリレー等の出力要素を示す。また、各出力要素の左端
の−B,−Ｅは、そのサイクルの原端要素を、右端のC,F
は、そのサイクルの到達端要素を夫々示している。１つ
のサイクルが起動され、正常に動作すると、第４図
（ａ），（ｂ）に示すように起動後基準時間T1までにワ
ークＷが右方へ移動して原端要素８がオフになり、第４
図（ｃ）に示すように起動後基準時間T2までにワークＷ
が右端に達して到達端９がオンになる。従って、第２図
の原端要素B,Eには負号（−）を付している。
操作者は、第２図のサイクル線図の各サイクルについ
て、第３図のようなデータを作り、このデータを図示し
ないキーボードとCPU7を介してサイクル線図テーブル４
に予め記憶させる。即ち、出力要素がＡのサイクルにつ
いていえば、第３図の如く出力要素A,原端−B,到達端C,
基準時間T1＝010（sec.）,T2＝020（sec.）のデータが
サイクル線図テーブル４に格納される。
て、第３図のようなデータを作り、このデータを図示し
ないキーボードとCPU7を介してサイクル線図テーブル４
に予め記憶させる。即ち、出力要素がＡのサイクルにつ
いていえば、第３図の如く出力要素A,原端−B,到達端C,
基準時間T1＝010（sec.）,T2＝020（sec.）のデータが
サイクル線図テーブル４に格納される。
上記構成のシミュレーション装置３の動作について次
に述べる。
に述べる。
いま、プログラマブルコントローラ１の演算部11が、
プログラムメモリ12から読み出したシーケンスプログラ
ムに基づいて演算を行ない、被制御機器２の特定のサイ
クルの出力要素のための起動信号を出力したとする。す
ると、シミュレーション装置３のCPU7は、上記起動信号
が表わす出力要素（A,D）に係るサイクルの原端オフ，
到達端オンまでの基準時間T1,T2を第３図に示すサイク
ル線図テーブル４から読み出して、これを第1,第２タイ
マ5,6に設定して計時を開始させる。第1,第２タイマ5,6
が上記基準時間T1,T2の計時を終えると、CPU7は、サイ
クル線図テーブル４の原端，到達端要素のデータ（−B,
C、−E,F）に基づいてそのサイクルの原端オフ，到達端
オンを表わす状態信号の夫々プログラマブルコントロー
ラ１に出力する。プログラマブルコントローラ１の演算
部11は、上記状態信号を受けてそのサイクルの原端要素
がオフ，到達端要素がオンであることを表わすデータメ
モリ13に書き込んでそのサイクルの実行を終了する。そ
の後、書き込まれたデータを含むデータメモリ13内のデ
ータにより次のステップのシーケンスプログラムに基づ
いて演算を行ない、このシーケンスプログラムに欠陥が
なければ、次のサイクルの出力要素のための起動信号を
出力して次サイクルの制御へ移行する。
プログラムメモリ12から読み出したシーケンスプログラ
ムに基づいて演算を行ない、被制御機器２の特定のサイ
クルの出力要素のための起動信号を出力したとする。す
ると、シミュレーション装置３のCPU7は、上記起動信号
が表わす出力要素（A,D）に係るサイクルの原端オフ，
到達端オンまでの基準時間T1,T2を第３図に示すサイク
ル線図テーブル４から読み出して、これを第1,第２タイ
マ5,6に設定して計時を開始させる。第1,第２タイマ5,6
が上記基準時間T1,T2の計時を終えると、CPU7は、サイ
クル線図テーブル４の原端，到達端要素のデータ（−B,
C、−E,F）に基づいてそのサイクルの原端オフ，到達端
オンを表わす状態信号の夫々プログラマブルコントロー
ラ１に出力する。プログラマブルコントローラ１の演算
部11は、上記状態信号を受けてそのサイクルの原端要素
がオフ，到達端要素がオンであることを表わすデータメ
モリ13に書き込んでそのサイクルの実行を終了する。そ
の後、書き込まれたデータを含むデータメモリ13内のデ
ータにより次のステップのシーケンスプログラムに基づ
いて演算を行ない、このシーケンスプログラムに欠陥が
なければ、次のサイクルの出力要素のための起動信号を
出力して次サイクルの制御へ移行する。
このとき、上記特定のサイクルの動作条件またはその
サイクル自体に関するシーケンスプログラムに欠陥があ
ると、そのサイクルへの起動信号が出力されず、次ステ
ップのシーケンスプログラムに欠陥があると、次のサイ
クルへの起動信号が出力されない。つまり、プログラム
メモリ２に格納されたシーケンスプログラム中に特定の
サイクルの動作条件，そのサイクル自体や次サイクル自
体に関する欠陥があれば、被制御機器２を実際に動作さ
せずとも、シミュレーション装置３の働きでプログラマ
ブルコントローラ１による制御が停止するので、操作者
は、シーケンスプログラムやその基礎となるラダー図の
欠陥を容易かつ迅速に見つけ出すことができる。
サイクル自体に関するシーケンスプログラムに欠陥があ
ると、そのサイクルへの起動信号が出力されず、次ステ
ップのシーケンスプログラムに欠陥があると、次のサイ
クルへの起動信号が出力されない。つまり、プログラム
メモリ２に格納されたシーケンスプログラム中に特定の
サイクルの動作条件，そのサイクル自体や次サイクル自
体に関する欠陥があれば、被制御機器２を実際に動作さ
せずとも、シミュレーション装置３の働きでプログラマ
ブルコントローラ１による制御が停止するので、操作者
は、シーケンスプログラムやその基礎となるラダー図の
欠陥を容易かつ迅速に見つけ出すことができる。
換言すれば、従来のようにラダー図やシーケンスプロ
グラムの作成に被制御機器２の製作，据付けを間に合わ
す必要がなく、ソフトウェアのみを独立にしかもオフィ
ス内で効率良く作成でき、現場での電力を消費し、機器
を破壊する虞れのある煩わしいチェック作業が不要にな
り、シーケンスプログラムやラダー図をより詳しくチェ
ックできる。また、ラダー図設計に先立って作成される
簡素なサイクル線図をシミュレーションに用いているの
で、予備作業に手間がかからず、シミュレーション動作
の確認も容易化する。
グラムの作成に被制御機器２の製作，据付けを間に合わ
す必要がなく、ソフトウェアのみを独立にしかもオフィ
ス内で効率良く作成でき、現場での電力を消費し、機器
を破壊する虞れのある煩わしいチェック作業が不要にな
り、シーケンスプログラムやラダー図をより詳しくチェ
ックできる。また、ラダー図設計に先立って作成される
簡素なサイクル線図をシミュレーションに用いているの
で、予備作業に手間がかからず、シミュレーション動作
の確認も容易化する。
なお、本発明が図示の実施例に限られないのはいうま
でもない。
でもない。
＜発明の効果＞ 以上の説明で明らかなように、本発明のプログラマブ
ルコントローラ用のシミュレーション装置は、サイクル
線図テーブルに各サイクルの出力，原端，到達端要素お
よび原端オフ，到達端オンまでの両基準時間に関するデ
ータを格納し、演算手段によって、プログラマブルコン
トローラから被制御機器の出力要素に出力さるべき起動
信号を受けて、その出力要素に対応するサイクルの両基
準時間を上記サイクル線図テーブルから読み出してタイ
マにセットして計時を開始させ、タイマの計時終了に伴
って上記プログラマブルコントローラにそのサイクルの
原端オフ，到達端オンを表わす状態信号を出力するよう
にしているので、被制御機器を現場で実際に動作させる
ことなく、また現場での電力消費や機器破壊の虞れを伴
う煩わしいチェック作業をせずとも、シーケンスプログ
ラムやラダー図の欠陥を容易かつ迅速しかも詳細に見つ
け出すことができる。
ルコントローラ用のシミュレーション装置は、サイクル
線図テーブルに各サイクルの出力，原端，到達端要素お
よび原端オフ，到達端オンまでの両基準時間に関するデ
ータを格納し、演算手段によって、プログラマブルコン
トローラから被制御機器の出力要素に出力さるべき起動
信号を受けて、その出力要素に対応するサイクルの両基
準時間を上記サイクル線図テーブルから読み出してタイ
マにセットして計時を開始させ、タイマの計時終了に伴
って上記プログラマブルコントローラにそのサイクルの
原端オフ，到達端オンを表わす状態信号を出力するよう
にしているので、被制御機器を現場で実際に動作させる
ことなく、また現場での電力消費や機器破壊の虞れを伴
う煩わしいチェック作業をせずとも、シーケンスプログ
ラムやラダー図の欠陥を容易かつ迅速しかも詳細に見つ
け出すことができる。
第１図は本発明のシミュレーション装置の一実施例を示
すブロック図、第２図はシーケンスのサイクル線図の一
例を示す図、第３図はサイクル線図テーブルの一例を示
す図、第４図はシーケンスを構成する１サイクルの正常
動作を示す模式図、第５図は従来のシーケンスプログラ
ムのチェック手順を示すフローチャートである。 １……プログラマブルコントローラ、 ２……被制御機器、３……シミュレーション装置、 ４……サイクル線図テーブル、５……第１タイマ、 ６……第２タイマ、７……CPU、11……演算部、 12……プログラムメモリ、13……データメモリ、 14……インターフェース回路。
すブロック図、第２図はシーケンスのサイクル線図の一
例を示す図、第３図はサイクル線図テーブルの一例を示
す図、第４図はシーケンスを構成する１サイクルの正常
動作を示す模式図、第５図は従来のシーケンスプログラ
ムのチェック手順を示すフローチャートである。 １……プログラマブルコントローラ、 ２……被制御機器、３……シミュレーション装置、 ４……サイクル線図テーブル、５……第１タイマ、 ６……第２タイマ、７……CPU、11……演算部、 12……プログラムメモリ、13……データメモリ、 14……インターフェース回路。
フロントページの続き (56)参考文献 特開 平１−42708（ＪＰ，Ａ) 特開 昭59−136662（ＪＰ，Ａ) 特開 昭57−64807（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリに記憶したシーケンスプログラムに
基づいて演算を行なうとともに、データメモリと被制御
機器の各要素の間で制御信号，状態信号を送，受して被
制御機器を制御するプログラマブルコントローラのシミ
ュレーション装置であって、 シーケンスを構成する各サイクルの出力要素，原端要
素，到達端要素および原端オフ，到達端オンまでの両基
準時間に関するデータを格納するサイクル線図テーブル
と、このサイクル線図テーブルに格納された各サイクル
の両基準時間を計時するタイマと、上記プログラマブル
コントローラから被制御機器の出力要素に出力されるべ
き起動信号を受けて、その出力要素に対応するサイクル
の両基準時間を上記サイクル線図テーブルから読み出し
て上記タイマに設定して計時を開始させる一方、タイマ
の計時終了に伴って上記プログラマブルコントローラに
そのサイクルの原端オフまたは到達端オンの状態信号を
出力する演算手段を備えたシミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128081A JP2527810B2 (ja) | 1989-05-22 | 1989-05-22 | シミュレ―ション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128081A JP2527810B2 (ja) | 1989-05-22 | 1989-05-22 | シミュレ―ション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02307102A JPH02307102A (ja) | 1990-12-20 |
| JP2527810B2 true JP2527810B2 (ja) | 1996-08-28 |
Family
ID=14975945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128081A Expired - Fee Related JP2527810B2 (ja) | 1989-05-22 | 1989-05-22 | シミュレ―ション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527810B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442708A (en) * | 1987-08-11 | 1989-02-15 | Fuji Electric Co Ltd | Detector for abnormal part of sequence controller |
-
1989
- 1989-05-22 JP JP1128081A patent/JP2527810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02307102A (ja) | 1990-12-20 |
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