JPH06216724A - コンパレータ装置及びそのクロック供給制御装置 - Google Patents
コンパレータ装置及びそのクロック供給制御装置Info
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- JPH06216724A JPH06216724A JP2477693A JP2477693A JPH06216724A JP H06216724 A JPH06216724 A JP H06216724A JP 2477693 A JP2477693 A JP 2477693A JP 2477693 A JP2477693 A JP 2477693A JP H06216724 A JPH06216724 A JP H06216724A
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Abstract
(57)【要約】
【目的】 ＣＰＵの負担軽減及び消電化が図れるコンパ
レータ装置と、そのクロック供給制御装置を得る。 【構成】 比較結果が変化したことを検出するディレイ
１２と、このディレイの出力に基づいて割込み信号を発
生するＸＯＲ１３とを備えて成るコンパレータ装置３０
に対して、外部入力クロックに基づくコンパレータ装置
用クロックを供給するコンパレータ装置用クロック供給
手段４０と、ＣＰＵがウエイトモードの際にはＣＰＵに
対して内部クロックの供給を停止状態とし、この状態に
おいて上記ＸＯＲ１３からの出力を検知した時には上記
内部クロックをＣＰＵに供給する内部クロック供給制御
手段５０とを備えて成る。
レータ装置と、そのクロック供給制御装置を得る。 【構成】 比較結果が変化したことを検出するディレイ
１２と、このディレイの出力に基づいて割込み信号を発
生するＸＯＲ１３とを備えて成るコンパレータ装置３０
に対して、外部入力クロックに基づくコンパレータ装置
用クロックを供給するコンパレータ装置用クロック供給
手段４０と、ＣＰＵがウエイトモードの際にはＣＰＵに
対して内部クロックの供給を停止状態とし、この状態に
おいて上記ＸＯＲ１３からの出力を検知した時には上記
内部クロックをＣＰＵに供給する内部クロック供給制御
手段５０とを備えて成る。
Description
【０００１】
【産業上の利用分野】この発明は、コンパレータ機能を
内蔵したワンチップマイクロコンピュータ、特にコンパ
レータ装置及びそのクロック供給制御装置に関するもの
である。
内蔵したワンチップマイクロコンピュータ、特にコンパ
レータ装置及びそのクロック供給制御装置に関するもの
である。
【０００２】
【従来の技術】一般に、コンパレータとは、２入力電圧
に対し、高低関係を判定して結果を出力する電圧比較器
である。図８にコンパレータの動作概要を示す。図８に
おいて、Ｖｉｎは外部からのアナログ入力電圧であり、
時間と共に変動する。Ｖｒｅｆは内部基準電圧であり、
コンパレータの電圧比較の判定基準となる。ｔ0，ｔ1は
コンパレータの出力Ｃが反転するポイントである。上述
のアナログ入力電圧としては、一例としてプラント温度
等の検出値が挙げられる。
に対し、高低関係を判定して結果を出力する電圧比較器
である。図８にコンパレータの動作概要を示す。図８に
おいて、Ｖｉｎは外部からのアナログ入力電圧であり、
時間と共に変動する。Ｖｒｅｆは内部基準電圧であり、
コンパレータの電圧比較の判定基準となる。ｔ0，ｔ1は
コンパレータの出力Ｃが反転するポイントである。上述
のアナログ入力電圧としては、一例としてプラント温度
等の検出値が挙げられる。
【０００３】入力電圧Ｖｉｎが、時間ｔ＜ｔ0の間は、
内部基準電圧Ｖｒｅｆより低電圧のため、コンパレータ
出力Ｃは「０」であり、時間ｔが、ｔ0＜ｔ＜ｔ1の間
は、入力電圧Ｖｉｎが内部基準電圧Ｖｒｅｆよりも高電
圧のため、出力Ｃは「１」となる。
内部基準電圧Ｖｒｅｆより低電圧のため、コンパレータ
出力Ｃは「０」であり、時間ｔが、ｔ0＜ｔ＜ｔ1の間
は、入力電圧Ｖｉｎが内部基準電圧Ｖｒｅｆよりも高電
圧のため、出力Ｃは「１」となる。
【０００４】図７に従来のワンチップマイクロコンピュ
ータに内蔵されているコンパレータ装置の一例を示す。
図中、１０は電圧比較を行うコンパレータ、１１は比較
結果を格納するレジスタ（手段）、１４は任意のディジ
タル値が設定できるコンパレータレジスタ、１５はコン
パレータレジスタ１４に設定したビットの値により、Ｏ
Ｎ／ＯＦＦするスイッチツリー、１６は電源電圧ＶＣＣ
とＶＳＳ間電圧を抵抗分割するラダー抵抗である。この
コンパレータレジスタ１４，スイッチツリー１５，ラダ
ー抵抗１６によって任意の内部基準電圧Ｖｒｅｆを発生
する。１７はコンパレータ１０の動作，停止を制御する
コンパレータ制御回路、１８はワンチップマイクロコン
ピュータの中央演算処理装置（図示せず；以下ＣＰＵと
略す）とを結ぶデータバスである。
ータに内蔵されているコンパレータ装置の一例を示す。
図中、１０は電圧比較を行うコンパレータ、１１は比較
結果を格納するレジスタ（手段）、１４は任意のディジ
タル値が設定できるコンパレータレジスタ、１５はコン
パレータレジスタ１４に設定したビットの値により、Ｏ
Ｎ／ＯＦＦするスイッチツリー、１６は電源電圧ＶＣＣ
とＶＳＳ間電圧を抵抗分割するラダー抵抗である。この
コンパレータレジスタ１４，スイッチツリー１５，ラダ
ー抵抗１６によって任意の内部基準電圧Ｖｒｅｆを発生
する。１７はコンパレータ１０の動作，停止を制御する
コンパレータ制御回路、１８はワンチップマイクロコン
ピュータの中央演算処理装置（図示せず；以下ＣＰＵと
略す）とを結ぶデータバスである。
【０００５】尚、コンパレータレジスタ１４，スイッチ
ツリー１５，ラダー抵抗１６についての動作を説明する
と、まず、コンパレータレジスタ１４にＣＰＵからの設
定値が設定される。そして、このコンパレータレジスタ
１４の各ビットに対応するスイッチツリー１５の各スイ
ッチはレジスタ１４の値によりＯＮ／ＯＦＦされ、これ
により、ラダー抵抗１６を介して設定値に対応したアナ
ログ入力値，すなわち内部基準電圧Ｖｒｅｆがコンパレ
ータ１０に供給される。
ツリー１５，ラダー抵抗１６についての動作を説明する
と、まず、コンパレータレジスタ１４にＣＰＵからの設
定値が設定される。そして、このコンパレータレジスタ
１４の各ビットに対応するスイッチツリー１５の各スイ
ッチはレジスタ１４の値によりＯＮ／ＯＦＦされ、これ
により、ラダー抵抗１６を介して設定値に対応したアナ
ログ入力値，すなわち内部基準電圧Ｖｒｅｆがコンパレ
ータ１０に供給される。
【０００６】以下、図に基づいてコンパレータ装置の動
作を説明する。最初にコンパレータレジスタ１４に対し
て、比較の基準とする電圧Ｖｒｅｆに対応するディジタ
ル値を書込む。コンパレータ１０には内部基準電圧Ｖｒ
ｅｆが与えられ、コンパレータ制御回路１７によって比
較開始信号が出ると、入力電圧Ｖｉｎと内部基準電圧Ｖ
ｒｅｆとの比較を行い、結果はディジタル値でレジスタ
１１に格納される。このレジスタ１１の値をＣＰＵが読
出すことにより比較結果を得ることができる。
作を説明する。最初にコンパレータレジスタ１４に対し
て、比較の基準とする電圧Ｖｒｅｆに対応するディジタ
ル値を書込む。コンパレータ１０には内部基準電圧Ｖｒ
ｅｆが与えられ、コンパレータ制御回路１７によって比
較開始信号が出ると、入力電圧Ｖｉｎと内部基準電圧Ｖ
ｒｅｆとの比較を行い、結果はディジタル値でレジスタ
１１に格納される。このレジスタ１１の値をＣＰＵが読
出すことにより比較結果を得ることができる。
【０００７】
【発明が解決しようとする課題】従来のコンパレータ装
置では、比較結果を読出さなくてはならず、連続して比
較を行う場合には、ＣＰＵにより一定時間ごとに比較結
果を逐次読み出さなくてはならないため、ＣＰＵの負荷
が増大していた。
置では、比較結果を読出さなくてはならず、連続して比
較を行う場合には、ＣＰＵにより一定時間ごとに比較結
果を逐次読み出さなくてはならないため、ＣＰＵの負荷
が増大していた。
【０００８】この発明は上記問題点を解消するためにな
されたもので、ＣＰＵの負担の軽減及び消電化を図れる
コンパレータ装置及びそのクロック供給制御装置を得る
ことを目的としている。
されたもので、ＣＰＵの負担の軽減及び消電化を図れる
コンパレータ装置及びそのクロック供給制御装置を得る
ことを目的としている。
【０００９】
【課題を解決するための手段】この発明の請求項１にか
かるコンパレータ装置は、コンパレータ１０の比較結果
Ｃが変化したことを検出する検出手段と（遅延回路１２
「データフリップフロップ」）、この検出手段の出力に
基づいて割込み信号Ｒを発生する割込み信号発生手段
（排他的論理和回路１３）とを備えて成るものである。
かるコンパレータ装置は、コンパレータ１０の比較結果
Ｃが変化したことを検出する検出手段と（遅延回路１２
「データフリップフロップ」）、この検出手段の出力に
基づいて割込み信号Ｒを発生する割込み信号発生手段
（排他的論理和回路１３）とを備えて成るものである。
【００１０】この発明の請求項２にかかるコンパレータ
装置は、上述の割込み信号発生手段として、上記コンパ
レータの比較結果が「０」から「１」に変化したことを
検知して割込み信号Ａを発生する第１の割込み信号発生
手段（ＡＮＤ回路２０）と、比較結果が「１」から
「０」に変化したことを検知して割込み信号Ｂを発生す
る第２の割込み信号発生手段（ＡＮＤ回路２１）とを備
えて成るものである。
装置は、上述の割込み信号発生手段として、上記コンパ
レータの比較結果が「０」から「１」に変化したことを
検知して割込み信号Ａを発生する第１の割込み信号発生
手段（ＡＮＤ回路２０）と、比較結果が「１」から
「０」に変化したことを検知して割込み信号Ｂを発生す
る第２の割込み信号発生手段（ＡＮＤ回路２１）とを備
えて成るものである。
【００１１】この発明の請求項３にかかるコンパレータ
装置のクロック供給制御装置は、上述のコンパレータ装
置３０に対して、外部入力クロックに基づくコンパレー
タ装置用クロックを供給するコンパレータ装置用クロッ
ク供給手段４０と、上記コンパレータ装置用クロックに
基づく内部クロックを、コンパレータ１０の比較結果を
読出す演算処理装置（ＣＰＵ）に供給するに際して、上
記演算処理装置が特定モード（ウエイトモード）の際に
は演算処理装置に対する上記内部クロックの供給を停止
状態とし、この状態において上記検出手段（ＸＯＲ回路
１３）からの出力を検知した時には上記内部クロックを
演算処理装置に供給する内部クロック供給制御手段５０
とを備えて成るものである。
装置のクロック供給制御装置は、上述のコンパレータ装
置３０に対して、外部入力クロックに基づくコンパレー
タ装置用クロックを供給するコンパレータ装置用クロッ
ク供給手段４０と、上記コンパレータ装置用クロックに
基づく内部クロックを、コンパレータ１０の比較結果を
読出す演算処理装置（ＣＰＵ）に供給するに際して、上
記演算処理装置が特定モード（ウエイトモード）の際に
は演算処理装置に対する上記内部クロックの供給を停止
状態とし、この状態において上記検出手段（ＸＯＲ回路
１３）からの出力を検知した時には上記内部クロックを
演算処理装置に供給する内部クロック供給制御手段５０
とを備えて成るものである。
【００１２】
【作用】請求項１のコンパレータ装置では、比較結果が
変化したことを検出手段で検出して、割込み信号発生手
段より割込み信号が発生することにより、演算処理装置
にその変化時を知らせる。従って、コンパレータを連続
動作させている場合、演算処理装置は比較結果を逐次読
出さず、比較結果が変化したときのみ比較結果を読出
す。
変化したことを検出手段で検出して、割込み信号発生手
段より割込み信号が発生することにより、演算処理装置
にその変化時を知らせる。従って、コンパレータを連続
動作させている場合、演算処理装置は比較結果を逐次読
出さず、比較結果が変化したときのみ比較結果を読出
す。
【００１３】請求項２のコンパレータ装置では、比較結
果の変化に対し、第１の割込み信号発生手段は「０」か
ら「１」に変化したことを検出し、第２の割込み信号発
生手段は「１」から「０」に変化したことを検出して演
算処理装置に知らせる。
果の変化に対し、第１の割込み信号発生手段は「０」か
ら「１」に変化したことを検出し、第２の割込み信号発
生手段は「１」から「０」に変化したことを検出して演
算処理装置に知らせる。
【００１４】請求項３のコンパレータ装置のクロック供
給制御装置では、コンパレータ装置へは内部クロックで
はなく専用のクロックを供給する。すなわち、コンパレ
ータ装置用クロック供給手段により外部入力クロックを
処理して、コンパレータ装置用クロックを供給する。ま
た、内部クロック供給制御手段は、演算処理装置の特定
モードを検出したならば演算処理装置への内部クロック
の供給を停止するとともに、この状態で、上記検出手段
からの出力を検知したならば内部クロックを演算処理装
置に供給して演算処理装置を作動させるものである。従
って、演算処理装置が特定モードの場合、コンパレータ
装置は、コンパレータ装置用クロック供給手段からの専
用のクロックにより作動するが、演算処理装置は休止状
態であり、比較結果が変化したときのみ供給される内部
クロックで作動して、変化した後の比較結果を読出す。
給制御装置では、コンパレータ装置へは内部クロックで
はなく専用のクロックを供給する。すなわち、コンパレ
ータ装置用クロック供給手段により外部入力クロックを
処理して、コンパレータ装置用クロックを供給する。ま
た、内部クロック供給制御手段は、演算処理装置の特定
モードを検出したならば演算処理装置への内部クロック
の供給を停止するとともに、この状態で、上記検出手段
からの出力を検知したならば内部クロックを演算処理装
置に供給して演算処理装置を作動させるものである。従
って、演算処理装置が特定モードの場合、コンパレータ
装置は、コンパレータ装置用クロック供給手段からの専
用のクロックにより作動するが、演算処理装置は休止状
態であり、比較結果が変化したときのみ供給される内部
クロックで作動して、変化した後の比較結果を読出す。
【００１５】
【実施例】実施例１．（請求項１に対応） 以下、この発明の実施例１を図１ないし図３に基づいて
説明する。図１において、１２は遅延回路であり、１３
は排他的論理和回路（以下、ＸＯＲと略す）であり、こ
れらによって割込み信号Ｒが発生する。この場合、コン
パレータ制御回路１７により、コンパレータ１０は連続
して比較を行う構成となっている。また、上記遅延回路
１２は、上記コンパレータ１０の比較結果が変化したこ
とを検出する検出手段として機能し、ＸＯＲ１３はこの
検出手段の出力に基づいて割込み信号Ｒを発生する割込
み信号発生手段として機能する。尚、図７の従来例と同
一部分は同一符号を付して、説明を省略する。
説明する。図１において、１２は遅延回路であり、１３
は排他的論理和回路（以下、ＸＯＲと略す）であり、こ
れらによって割込み信号Ｒが発生する。この場合、コン
パレータ制御回路１７により、コンパレータ１０は連続
して比較を行う構成となっている。また、上記遅延回路
１２は、上記コンパレータ１０の比較結果が変化したこ
とを検出する検出手段として機能し、ＸＯＲ１３はこの
検出手段の出力に基づいて割込み信号Ｒを発生する割込
み信号発生手段として機能する。尚、図７の従来例と同
一部分は同一符号を付して、説明を省略する。
【００１６】コンパレータ１０が連続して比較を行なっ
ている時に、比較結果が「０」から「１」に、あるいは
「１」から「０」に変化した時にワンショットの割込み
信号Ｒが発生する。その動作を図２，３に基づいて説明
する。図２は遅延回路１２の一例を示す図であり、デー
タフリップフロップ（以下Ｄ・Ｆ／Ｆと略す）を使用し
ている。φは内部タイミングクロック信号であり、コン
パレータ結果がφ信号の立上りで出力される。Ｄ・Ｆ／
Ｆは、φ信号の立下がりでデータをラッチするため、比
較結果信号Ｃに対し、Ｄ・Ｆ／Ｆ出力信号Ｃ’はφ信号
の半周期遅れで出力される。そのため、比較結果信号Ｃ
とＤ・Ｆ／Ｆ出力信号Ｃ’とのＸＯＲ結果により、図３
中のＣＸＯＲＣ’信号の通りワンショットパルスＲが発
生する。
ている時に、比較結果が「０」から「１」に、あるいは
「１」から「０」に変化した時にワンショットの割込み
信号Ｒが発生する。その動作を図２，３に基づいて説明
する。図２は遅延回路１２の一例を示す図であり、デー
タフリップフロップ（以下Ｄ・Ｆ／Ｆと略す）を使用し
ている。φは内部タイミングクロック信号であり、コン
パレータ結果がφ信号の立上りで出力される。Ｄ・Ｆ／
Ｆは、φ信号の立下がりでデータをラッチするため、比
較結果信号Ｃに対し、Ｄ・Ｆ／Ｆ出力信号Ｃ’はφ信号
の半周期遅れで出力される。そのため、比較結果信号Ｃ
とＤ・Ｆ／Ｆ出力信号Ｃ’とのＸＯＲ結果により、図３
中のＣＸＯＲＣ’信号の通りワンショットパルスＲが発
生する。
【００１７】本実施例では、比較結果が変化して、クロ
ック信号φの半サイクル後に割込み信号が発生し、ＣＰ
Ｕは割込み信号Ｒを受けて変化後の比較結果を読出す。
従って、割込み信号Ｒを、ハード的に比較結果の変化時
に対応して発生させることができ、ＣＰＵは比較結果を
逐次読出すことがなくなるので、ＣＰＵの負担を軽減で
きる。
ック信号φの半サイクル後に割込み信号が発生し、ＣＰ
Ｕは割込み信号Ｒを受けて変化後の比較結果を読出す。
従って、割込み信号Ｒを、ハード的に比較結果の変化時
に対応して発生させることができ、ＣＰＵは比較結果を
逐次読出すことがなくなるので、ＣＰＵの負担を軽減で
きる。
【００１８】実施例２．（請求項２に対応） なお、上記実施例１では、比較結果が「１」から「０」
に、あるいは「０」から「１」に変化すれば、そのどち
らかに関わらず割込み信号Ｒが発生するが、図４，５に
示すように、比較結果が「１」から「０」に変化した時
は割込み信号Ｂが，「０」から「１」に変化した時には
割込み信号Ａが発生するような回路を設けることで、よ
り正確な確測が行なえるようになる。すなわち、図４に
示すように、ＸＯＲ結果Ｒ信号と比較結果Ｃ信号とを入
力とし、割込み信号Ａを出力するＡＮＤ回路２０と、Ｘ
ＯＲ結果Ｒ信号と比較結果Ｃ信号の反転信号とを入力と
し、割込み信号Ｂを出力するＡＮＤ回路２１とを設ける
ようにしたものである。また、本実施例の場合、上記Ａ
ＮＤ回路２０が第１の割込み信号発生手段を構成し、Ａ
ＮＤ回路２１が第２の割込み信号発生手段を構成するこ
とになる。この場合、ＡＮＤ回路２０，２１の出力を決
定するのはＸＯＲ１３から出力されるＲ信号である。
に、あるいは「０」から「１」に変化すれば、そのどち
らかに関わらず割込み信号Ｒが発生するが、図４，５に
示すように、比較結果が「１」から「０」に変化した時
は割込み信号Ｂが，「０」から「１」に変化した時には
割込み信号Ａが発生するような回路を設けることで、よ
り正確な確測が行なえるようになる。すなわち、図４に
示すように、ＸＯＲ結果Ｒ信号と比較結果Ｃ信号とを入
力とし、割込み信号Ａを出力するＡＮＤ回路２０と、Ｘ
ＯＲ結果Ｒ信号と比較結果Ｃ信号の反転信号とを入力と
し、割込み信号Ｂを出力するＡＮＤ回路２１とを設ける
ようにしたものである。また、本実施例の場合、上記Ａ
ＮＤ回路２０が第１の割込み信号発生手段を構成し、Ａ
ＮＤ回路２１が第２の割込み信号発生手段を構成するこ
とになる。この場合、ＡＮＤ回路２０，２１の出力を決
定するのはＸＯＲ１３から出力されるＲ信号である。
【００１９】次に、図５に基づいて動作を説明する。比
較結果信号Ｃと、遅延信号Ｃ’とのＸＯＲ結果Ｒ信号が
発生する。このＲ信号と、比較結果信号Ｃとの論理積を
とることにより、比較結果信号Ｃが「０」から「１」に
変化する時にのみワンショット信号Ａが発生する。ま
た、遅延信号Ｃ’とＲ信号との論理積をとることによ
り、比較結果信号Ｃが「１」から「０」に変化する時に
のみワンショット信号Ｂが発生する。
較結果信号Ｃと、遅延信号Ｃ’とのＸＯＲ結果Ｒ信号が
発生する。このＲ信号と、比較結果信号Ｃとの論理積を
とることにより、比較結果信号Ｃが「０」から「１」に
変化する時にのみワンショット信号Ａが発生する。ま
た、遅延信号Ｃ’とＲ信号との論理積をとることによ
り、比較結果信号Ｃが「１」から「０」に変化する時に
のみワンショット信号Ｂが発生する。
【００２０】本実施例の場合、比較結果がどのように変
化したのかに基づいて割込み信号発生手段を分けて設け
ているので、実際のプラント監視においてはどちらか重
要な方の変化だけを検出することが多いので、このどち
らかの変化のみをＣＰＵで検出して監視者に知らせる等
することで、より正確で無駄のない監視が行なえる。
化したのかに基づいて割込み信号発生手段を分けて設け
ているので、実際のプラント監視においてはどちらか重
要な方の変化だけを検出することが多いので、このどち
らかの変化のみをＣＰＵで検出して監視者に知らせる等
することで、より正確で無駄のない監視が行なえる。
【００２１】実施例３．（請求項３に対応） また図６に示すように、例えば実施例１のコンパレータ
装置に対して、専用の外部入力クロックを設ける。ＣＰ
Ｕには、ウエイトモード，ストップモードがあり、ＣＰ
Ｕへの内部クロックの供給をストップすることにより、
消費電流の低減化を図るモードがある。本実施例３の場
合、ＣＰＵがこれらのモードで停止していても、コンパ
レータ装置は専用クロックにより動作させつづけるよう
にしている。従って、外部入力電圧Ｖｉｎが期待値に達
した時、割込み信号が発生し、ＣＰＵが再起動するた
め、ＣＰＵの処理不要時の消費電流を減らすことができ
るようになる。
装置に対して、専用の外部入力クロックを設ける。ＣＰ
Ｕには、ウエイトモード，ストップモードがあり、ＣＰ
Ｕへの内部クロックの供給をストップすることにより、
消費電流の低減化を図るモードがある。本実施例３の場
合、ＣＰＵがこれらのモードで停止していても、コンパ
レータ装置は専用クロックにより動作させつづけるよう
にしている。従って、外部入力電圧Ｖｉｎが期待値に達
した時、割込み信号が発生し、ＣＰＵが再起動するた
め、ＣＰＵの処理不要時の消費電流を減らすことができ
るようになる。
【００２２】以下、上述の実施例３におけるコンパレー
タ装置のクロック供給制御装置を更に詳細に説明する。
図６において、３０はコンパレータ装置、４０はこのコ
ンパレータ装置３０に対して、外部入力クロックを処理
して専用の装置用クロックを供給するクロック供給装置
である。このクロック供給装置４０は、Ｓ端子にリセッ
ト信号，Ｒ端子にストップ命令信号が供給されるＳＲフ
リップフロップ５５と、このフリップフロップ５５の出
力と外部入力クロックとを入力として、基本クロック信
号ＢＣを出力するＮＡＮＤ回路５１と、基本クロック信
号ＢＣをある整数分の１に分周する分周回路５３とから
成る。また、ＣＰＵがウエイトモード（特定モード）の
際に、このＣＰＵへの内部クロックの供給を制御する内
部クロック供給制御手段５０は、ＸＯＲ回路１３の出力
と割込み要求信号とリセット信号との３入力を備えたＯ
Ｒ回路５６と、Ｓ端子にこのＯＲ回路５６の出力信号，
Ｒ端子にウエイト命令信号が供給されるＳＲフリップフ
ロップ５４と、このフリップフロップ５４の出力と上記
分周回路５３の出力とを入力し、ＣＰＵ等へ内部クロッ
ク信号を供給するＮＡＮＤ回路５２とより成る。
タ装置のクロック供給制御装置を更に詳細に説明する。
図６において、３０はコンパレータ装置、４０はこのコ
ンパレータ装置３０に対して、外部入力クロックを処理
して専用の装置用クロックを供給するクロック供給装置
である。このクロック供給装置４０は、Ｓ端子にリセッ
ト信号，Ｒ端子にストップ命令信号が供給されるＳＲフ
リップフロップ５５と、このフリップフロップ５５の出
力と外部入力クロックとを入力として、基本クロック信
号ＢＣを出力するＮＡＮＤ回路５１と、基本クロック信
号ＢＣをある整数分の１に分周する分周回路５３とから
成る。また、ＣＰＵがウエイトモード（特定モード）の
際に、このＣＰＵへの内部クロックの供給を制御する内
部クロック供給制御手段５０は、ＸＯＲ回路１３の出力
と割込み要求信号とリセット信号との３入力を備えたＯ
Ｒ回路５６と、Ｓ端子にこのＯＲ回路５６の出力信号，
Ｒ端子にウエイト命令信号が供給されるＳＲフリップフ
ロップ５４と、このフリップフロップ５４の出力と上記
分周回路５３の出力とを入力し、ＣＰＵ等へ内部クロッ
ク信号を供給するＮＡＮＤ回路５２とより成る。
【００２３】次に動作について説明する。まずリセット
直後は、フリップフロップ５５及びフリップフロップ５
４がセットされる。よってＮＡＮＤ５１は基本クロック
信号ＢＣを出力する。分周回路５３によりコンパレータ
装置用クロックが発生する。また同時にＮＡＮＤ５２よ
り、内部クロック信号が発生する。ＣＰＵがウエイト命
令を実行すると、フリップフロップ５４がリセットさ
れ、よって、ＮＡＮＤ５２は“Ｈｉ”出力固定となり内
部クロックの供給がストップしＣＰＵは停止する。しか
し、コンパレータ装置３０へは、装置用クロックが供給
され続ける。よって、比較結果の変化時に発生する割込
み信号Ｒにより、ＣＰＵへの内部クロック供給が再開で
きる。このように、ＣＰＵ動作不要時には、ウエイトモ
ードへ移行する事ができ、消費電圧が軽減する事ができ
る。
直後は、フリップフロップ５５及びフリップフロップ５
４がセットされる。よってＮＡＮＤ５１は基本クロック
信号ＢＣを出力する。分周回路５３によりコンパレータ
装置用クロックが発生する。また同時にＮＡＮＤ５２よ
り、内部クロック信号が発生する。ＣＰＵがウエイト命
令を実行すると、フリップフロップ５４がリセットさ
れ、よって、ＮＡＮＤ５２は“Ｈｉ”出力固定となり内
部クロックの供給がストップしＣＰＵは停止する。しか
し、コンパレータ装置３０へは、装置用クロックが供給
され続ける。よって、比較結果の変化時に発生する割込
み信号Ｒにより、ＣＰＵへの内部クロック供給が再開で
きる。このように、ＣＰＵ動作不要時には、ウエイトモ
ードへ移行する事ができ、消費電圧が軽減する事ができ
る。
【００２４】尚、本実施例３においては、コンパレータ
装置として実施例１のものを使用して説明したが、実施
例２のコンパレータ装置を使用しても同様に構成できる
ことはいうまでもない。
装置として実施例１のものを使用して説明したが、実施
例２のコンパレータ装置を使用しても同様に構成できる
ことはいうまでもない。
【００２５】
【発明の効果】請求項１のコンパレータ装置によれば、
コンパレータの比較結果が変化した時を検出して、この
変化した時の比較結果だけを演算処理装置で読出すよう
に構成したので、演算処理装置は、コンパレータの比較
処理毎に逐次比較結果を読出す必要がなく、演算処理装
置の負担が軽減され、演算処理装置に効率よく他の処理
を行なわせることができる。
コンパレータの比較結果が変化した時を検出して、この
変化した時の比較結果だけを演算処理装置で読出すよう
に構成したので、演算処理装置は、コンパレータの比較
処理毎に逐次比較結果を読出す必要がなく、演算処理装
置の負担が軽減され、演算処理装置に効率よく他の処理
を行なわせることができる。
【００２６】請求項２のコンパレータ装置によれば、比
較結果がどのように変化したのかを検出するように構成
したので、上述の効果に加え、正確で無駄のない監視が
可能となる。
較結果がどのように変化したのかを検出するように構成
したので、上述の効果に加え、正確で無駄のない監視が
可能となる。
【００２７】請求項３のコンパレータ装置のクロック供
給制御装置によれば、コンパレータ装置を専用のクロッ
クで動作せしめ、かつ演算処理装置の特定モードの際に
は、専用クロックから生成される内部クロックを演算処
理装置に供給しない状態としておいて、比較結果が変化
したならば、内部クロックを演算処理装置へ供給するよ
うに構成したので、演算処理装置の特定モードを有効に
使え、演算処理装置の消費電流を減らすことができる。
給制御装置によれば、コンパレータ装置を専用のクロッ
クで動作せしめ、かつ演算処理装置の特定モードの際に
は、専用クロックから生成される内部クロックを演算処
理装置に供給しない状態としておいて、比較結果が変化
したならば、内部クロックを演算処理装置へ供給するよ
うに構成したので、演算処理装置の特定モードを有効に
使え、演算処理装置の消費電流を減らすことができる。
【図１】この発明の実施例１によるコンパレータ装置の
ブロック図である。
ブロック図である。
【図２】上記実施例１における遅延回路の一例を示す図
である。
である。
【図３】実施例１における信号のタイミングチャートで
ある。
ある。
【図４】この発明の実施例２のコンパレータ装置におけ
る割込み信号発生回路の一例を示す図である。
る割込み信号発生回路の一例を示す図である。
【図５】実施例２における割込み信号発生概要を示す図
である。
である。
【図６】この発明の実施例３におけるコンパレータ装置
のクロック供給制御装置を示すブロック図である。
のクロック供給制御装置を示すブロック図である。
【図７】従来のコンパレータ装置の一例を示すブロック
図である。
図である。
【図８】従来のコンパレータ装置の動作概要を示す図で
ある。
ある。
１０ コンパレータ １１ コンパレータレジスタ（レジスタ手段） １２ 遅延回路（検出手段） １３ 排他的論理和回路（割込み信号発生手段） ２０ ＡＮＤ回路（第１の割込み信号発生手段） ２１ ＡＮＤ回路（第２の割込み信号発生手段） ３０ コンパレータ装置 ４０ コンパレータ装置用クロック供給手段 ５０ 内部クロック供給制御手段
Claims (3)
- 【請求項１】 入力値と設定値とを比較して、設定値に
対する入力値の高低を示す比較結果を出力するコンパレ
ータと、この比較結果を格納するレジスタ手段と、上記
比較結果が変化したことを検出する検出手段と、この検
出手段の出力に基づいて割込み信号を発生する割込み信
号発生手段とを備えて成ることを特徴とするコンパレー
タ装置。 - 【請求項２】 入力値と設定値とを比較して、設定値に
対する入力値の高低を示す比較結果を出力するコンパレ
ータと、この比較結果を格納するレジスタ手段と、上記
比較結果が変化したことを検出する検出手段と、この検
出手段の出力に基づき上記比較結果が「０」から「１」
に変化したことを検知して割込み信号を発生する第１の
割込み信号発生手段と、上記検出手段の出力に基づき上
記比較結果が「１」から「０」に変化したことを検知し
て割込み信号を発生する第２の割込み信号発生手段とを
備えて成ることを特徴とするコンパレータ装置。 - 【請求項３】 入力値と設定値とを比較して、設定値に
対する入力値の高低を示す比較結果を出力するコンパレ
ータと、この比較結果を格納するレジスタ手段と、上記
比較結果が変化したことを検出する検出手段と、この検
出手段の出力に基づいて割込み信号を発生する割込み信
号発生手段とを備えて成るコンパレータ装置に対して、
外部入力クロックに基づくコンパレータ装置用クロック
を供給するコンパレータ装置用クロック供給手段と、上
記コンパレータ装置用クロックに基づく内部クロック
を、上記比較結果を読出す演算処理装置に供給するに際
して、上記演算処理装置が特定モードの際には演算処理
装置に対する上記内部クロックの供給を停止状態とし、
この状態において上記検出手段からの出力を検知した時
には上記内部クロックを演算処理装置に供給する内部ク
ロック供給制御手段とを備えて成ることを特徴とするコ
ンパレータ装置のクロック供給制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2477693A JPH06216724A (ja) | 1993-01-20 | 1993-01-20 | コンパレータ装置及びそのクロック供給制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2477693A JPH06216724A (ja) | 1993-01-20 | 1993-01-20 | コンパレータ装置及びそのクロック供給制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216724A true JPH06216724A (ja) | 1994-08-05 |
Family
ID=12147584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2477693A Pending JPH06216724A (ja) | 1993-01-20 | 1993-01-20 | コンパレータ装置及びそのクロック供給制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527930A (ja) * | 2010-05-06 | 2013-07-04 | 日本テキサス・インスツルメンツ株式会社 | 温度を制御するため及び半導体チップのテストを可能にするための回路 |
| JP2017194462A (ja) * | 2016-04-18 | 2017-10-26 | エルエス産電株式会社Lsis Co., Ltd. | アナログ信号検出回路 |
-
1993
- 1993-01-20 JP JP2477693A patent/JPH06216724A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527930A (ja) * | 2010-05-06 | 2013-07-04 | 日本テキサス・インスツルメンツ株式会社 | 温度を制御するため及び半導体チップのテストを可能にするための回路 |
| JP2017194462A (ja) * | 2016-04-18 | 2017-10-26 | エルエス産電株式会社Lsis Co., Ltd. | アナログ信号検出回路 |
| US10466279B2 (en) | 2016-04-18 | 2019-11-05 | Lsis Co., Ltd. | Analog signal detecting circuit for processing an analog signal for monitoring by discriminating the normal signal from noise |
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