JPH04100409A - ＢｉＣＭＯＳ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯ３回路とバイポーラトランジスタ回路
とを結合したＢｉＣＭＯＳ回路に利用する。

〔概要〕

本発明は、入力信号をＣＭＯＳインバータ回路で受け、
その出力をバイポーラトランジスタで増幅して出力端子
に出力信号を発生するＢ　ｉ　ＣＭＯ８回路において、 一端が出力端子に接続された容量素子の他端を、入力信
号を受けてそれを遅延させ出力信号と同相で駆動するよ
うにすることにより、 出力信号の高レベル電圧を電源電圧よりも高くできるよ
うにしたものである。

〔従来の技術〕

従来のＢｉＣＭＯＳ回路は、第４図に示すように、入力
信号を、Ｎチャネル型のＭＯＳトランジスタＴ１とＰチ
ャネル型のＭＯＳ）ランジスタＴ２よりなるＣＭＯＳイ
ンバータ回路（以下、単に０Ｍ０３回路という。）で受
け、この出力でＮＰＮ型のバイポーラトランジスタＱ１
のベースを駆動する。この回路構成をとることで、出力
端子ＯＵＴに大きな負荷容量が存在する場合にも、バイ
ポーラトランジスタＱｌ　のベース電流（ＩＩ　）をＭ
ＯＳ）ランジスタＴ２で供給すれば、バイポーラトラン
ジスタＱ＋　の電流増幅作用により大きなコレクタ電流
（Ｌ　）を流すことができるので、高速のスイッチング
動作が可能であった。

〔発明が解決しようとする課題〕

この従来のＢｉＣＭＯＳ回路では、出力端子の大きな容
量を高速に充電することができる。しかし、出力の高い
レベルは、第２図の出力信号電圧ＶＯＵＴＩで示すよう
に、バイボーラトランジスタノベースとエミッタ間の電
圧（約０．５Ｖ）相当分Ｖ。０より低いレベルとなる。

このため、次段にＣＭＯＳの入力回路がある場合、充分
に高いゲート電圧を得ることができず、０Ｍ０３回路の
導通抵抗が増大し、結果的に、この０Ｍ０３回路の動作
速度が低下する欠点があった。

本発明の目的は、前記の欠点を除去することにより、次
段の０Ｍ０３回路を駆動するのに十分な高い出力電圧を
得ることができるＢｉＣＭＯＳ回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明は、入力信号を受ける第一のＣＭＯＳインバータ
回路と、この第一のＣＭＯＳインバータ回路の出力を増
幅して出力信号を出力端子に出力する少なくとも一つの
バイポーラトランジスタを含む出力回路と、一端が前記
出力端子に接続された容量素子とを備えたＢｉＣＭＯＳ
回路において、前記人力信号を遅延させる遅延手段を含
み、前記容量素子の他端を前記出力信号と実質的に同位
相で駆動する駆動回路を備えたことを特徴とする。

また、本発明は、前記駆動回路は、少なくとも一つの第
二のＣＭＯＳインバータ回路を含み、この第二のＣＭＯ
Ｓインバータ回路の遅延時間は前記第一のＣＭＯＳイン
バータ回路の遅延時間よりも大なるように設計されるこ
とができる。

〔作用〕

駆動回路は、例えば、１個以上の第二のＣＭＯ８回路を
含み、この第二の０Ｍ０３回路は第一の０Ｍ０３回路よ
りも大きな遅延時間を有するようにそのトランジスタ寸
法（ゲート幅およびゲート長）が設計されている。これ
により、容量素子にはこの遅延された時間の間電源電圧
により充電され、その端子電圧により出力電圧を押し上
げる。

従って、高レベルの出力電圧を電源電圧以上のレベルま
で上昇させることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示す回路図である。

本第−実施例は、ゲートがそれぞれ入力端子ＩＮに接続
されたＮチャネル型のＭＯＳ）ランジスタＴ、およびＰ
チャネル型のＭＯＳトランジスタＴ２からなる第一の０
Ｍ０３回路と、ベースがこの０Ｍ０３回路の出力端にコ
レクタが電源Ｖ。０（電源電圧もＶ。０とする）にエミ
ッタが出力端子ＯＵＴにそれぞれ接続されたＮＰＮ型の
バイポーラトランジスタＱ１　と、ゲートが入力端子Ｉ
ＮにドレインがバイポーラトランジスタＱ１のエミッタ
にソースが接地電位ＧＮＤにそれぞれ接続されたＮチャ
ネル型のＭＯＳトランジスタＴ、と、−ｉが出力端子Ｏ
ＵＴに接続された容量素子としての容量Ｃとを備えたＢ
ｉＣＭＯＳ回路において、本発明の特徴とするところの
、 ゲートがそれぞれ入力端子ＩＮに接続されたＮチャネル
型のＭＯＳ）ランジスタＴ、およびＰチャネルＭＯＳト
ランジスタＴ、からなり、その出力端が容量Ｃの他端に
接続された第二のＣＭＯＳ回路を含む駆動回路Ｂを備え
ている。

そして、この第二のＣＭＯ５回路は、電源Ｖ。０と接地
電位ＧＮＤ間に挿入され、その遅延時間は第一の０Ｍ０
３回路よりも大きくなるようにそのトランジスタ寸法（
ゲート幅およびゲート長）が設計されている。

次に、本箱−実施例の動作について、第２図の動作波形
を示す特性図を参照して説明する。

いま、入力信号電圧Ｖ　Ｉ　Ｎが高レベルから低レベル
に変化したとすると、出力信号電圧Ｖ。Ｕ、はバイポー
ラトランジスタＱ＋　の電流増幅作用により高速に立ち
上る。このとき、第１図のＭＯＳ）ランジスタＴ４およ
びＴ５よりなるＣＭＯ３回路は、動作速度が遅くなるよ
うにトランジスタ寸法全調整しである。この結果、出力
信号電圧Ｖ。Ｕ、が高レベルに立ち上った後でも、容量
Ｃの他端である節点Ａの電位Ｖ＾は、低レベル状態とな
っており（第２図のｔｌの期間）、容量Ｃが充電されて
概略４Ｖの電位差を持つ。

続いて期間ｔ２において、駆動回路Ｂ内のＭＯＳトラン
ジスタＴ４が「オフ」、Ｔ、が「オン」する結果、容量
Ｃの片端である節Ａ点の電位が高レベルに遷移し、容量
Ｃに蓄えられた電荷により出力信号電圧Ｖｏ、、が電源
電圧Ｖ　ＣＣより高いレベルまで持ち上げることができ
る。

第３図は本発明の第二実施例を示す回路図である。本第
二実施例は、節点Ａの電位ＶＡの立ち上りを遅くするた
めに全体のゲート段数を３段としたものである。

この結果、出力信号電圧Ｖ。ｌＪアが完全に立ち上った
後、節点Ａの電位ＶＡが立ち上るので、容量Ｃに十分電
荷を蓄積することができ、出力信号電圧Ｖ。Ｕ、の高レ
ベルを確実に高くすることができる。

以上、説明したように、水弟−および第二実施例におい
ては入力信号の遅延手段をＣＭＯ３回路のトランジスタ
寸法を変えることで得ており、素子数を増すことなく駆
動回路を実現できる利点がある。

なお、遅延手段として他の固有の遅延回路を用いてもよ
い。

〔発明の効果〕

以上説明したように、本発明は、駆動回路を備え、一端
が出力端子に接続された容量の他端を駆動するようにし
たので、出力信号電圧の高レベルを電源電圧より高いレ
ベルまで駆動することができる効果がある。

従って、本発明によれば、次段ＣＭＯ５回路の人力高レ
ベルを従来回路以上に高くでき、高速化を達成すること
ができ、その効果は大である。

【図面の簡単な説明】

第１図は本発明の第一実施例を示す回路図。 第２図はその動作波形を従来例と比較して示した特性図
。 第３図は本発明の第二実施例を示す回路図。 第４図は従来例を示す回路図。 Ａ・・・節点、Ｂ・・・駆動回路、Ｃ・・・容量、ＧＮ
Ｄ・・・接地電位、ＩＮ・・・入力端子、○ＵＴ・・・
出力端子、Ｑ、・・・（Ｎ　Ｐ　Ｎ型）バイポーラトラ
ンジスタ、Ｔ２、Ｔｓ　、Ｔ７・・・（Ｐチャネル型）
ＭＯＳ）ランジスタ、Ｔ、、Ｔ３、Ｔ、　、Ｔ、・・・
（Ｎチャネル型）ＭＯＳ）ランジスタ、ＶＣＣ・・・電
源（または電源電圧＞　、Ｖ、、・・・入力信号電圧、
Ｖ　ＯＵア・・・出力信号電圧。 亮　１　回充−笑た例 亮　２　図兇−失７１１ｇ・ｊ−従来脅・ＪＶＣＣ ＶＣＣ 兜 図 従来イ列

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受ける第一のＣＭＯＳインバータ回路と
   、 この第一のＣＭＯＳインバータ回路の出力を増幅して出
   力信号を出力端子に出力する少なくとも一つのバイポー
   ラトランジスタを含む出力回路と、一端が前記出力端子
   に接続された容量素子とを備えたＢｉＣＭＯＳ回路にお
   いて、 前記入力信号を遅延させる遅延手段を含み、前記容量素
   子の他端を前記出力信号と実質的に同位相で駆動する駆
   動回路を備えた ことを特徴とするＢｉＣＭＯＳ回路。 ２、前記駆動回路は、少なくとも一つの第二のＣＭＯＳ
   インバータ回路を含み、この第二のＣＭＯＳインバータ
   回路の遅延時間は前記第一のＣＭＯＳインバータ回路の
   遅延時間よりも大なるように設計された請求項１記載の
   ＢｉＣＭＯＳ回路。