JPH0550893B2 - - Google Patents
Info
- Publication number
- JPH0550893B2 JPH0550893B2 JP60239012A JP23901285A JPH0550893B2 JP H0550893 B2 JPH0550893 B2 JP H0550893B2 JP 60239012 A JP60239012 A JP 60239012A JP 23901285 A JP23901285 A JP 23901285A JP H0550893 B2 JPH0550893 B2 JP H0550893B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- potential
- high potential
- gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005684 electric field Effects 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000007423 decrease Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ゲート電位を基準接地電位に保つ
ことによりMOSトランジスタを非導通状態に設
定し、このMOSトランジスタのドレイン側（あ
るいはソース側）の高電位を保持するための高電
位保持回路に関する。
ことによりMOSトランジスタを非導通状態に設
定し、このMOSトランジスタのドレイン側（あ
るいはソース側）の高電位を保持するための高電
位保持回路に関する。
［発明の技術的背景とその問題点］
従来、この種の高電位保持回路は、例えばダイ
ナミツクRAMで用いられる信号遅延回路等で使
用されている。第８図は、上記信号遅延回路の構
成例を示している。電源VDDと接地点VSS間には、
入力信号φinで導通制御されるMOSトランジスタ
Ｑ１およびクロツク信号で導通制御される
MOSトランジスタＱ２が直列接続される。これ
らMOSトランジスタＱ１とＱ２との接続点（ノ
ードＮ１）には、一端が接地点VSSに接続された
MOSトランジスタＱ３のゲートが接続される。
このMOSトランジスタＱ３の他端と電源VDD間に
は、上記クロツク信号で導通制御されるMOS
トランジスタＱ４が接続される。上記MOSトラ
ンジスタＱ３とＱ４との接続点（ノードＮ２）に
は、ゲートに電源VDDの電圧が印加されるMOSト
ランジスタＱ５の一端、および接地点VSSに一端
が接続されるMOSトランジスタＱ６，Ｑ７のゲ
ートにそれぞれ接続される。上記MOSトランジ
スタＱ５の他端（ノードＮ３）には、一端から入
力信号φinが供給されるMOSトランジスタＱ８の
ゲートが接続される。このMOSトランジスタＱ
８の他端と接地点VSS間には、クロツク信号′で
導通制御されるMOSトランジスタＱ９が接続さ
れる。上記MOSトランジスタＱ８，Ｑ９の接続
点（ノードＮ４）には、エンハンスメント型
MOSキヤパシタＣ１の一方の電極、このMOSキ
ヤパシタＣ１の他方の電極（ノードＮ５）と電源
VDD間に接続されるMOSトランジスタＱ１０のゲ
ート、および前記MOSトランジスタＱ７の他端
と電源VDD間に接続されるMOSトランジスタＱ１
１のゲートがそれぞれ接続される。また、上記
MOSキヤパシタＣ１の他方の電極には、前記
MOSトランジスタＱ６の他端が接続される。そ
して、上記MOSトランジスタＱ１１とＱ７との
接続点から、上記入力信号φinを遅延した信号
φoutを得るようになつている。
ナミツクRAMで用いられる信号遅延回路等で使
用されている。第８図は、上記信号遅延回路の構
成例を示している。電源VDDと接地点VSS間には、
入力信号φinで導通制御されるMOSトランジスタ
Ｑ１およびクロツク信号で導通制御される
MOSトランジスタＱ２が直列接続される。これ
らMOSトランジスタＱ１とＱ２との接続点（ノ
ードＮ１）には、一端が接地点VSSに接続された
MOSトランジスタＱ３のゲートが接続される。
このMOSトランジスタＱ３の他端と電源VDD間に
は、上記クロツク信号で導通制御されるMOS
トランジスタＱ４が接続される。上記MOSトラ
ンジスタＱ３とＱ４との接続点（ノードＮ２）に
は、ゲートに電源VDDの電圧が印加されるMOSト
ランジスタＱ５の一端、および接地点VSSに一端
が接続されるMOSトランジスタＱ６，Ｑ７のゲ
ートにそれぞれ接続される。上記MOSトランジ
スタＱ５の他端（ノードＮ３）には、一端から入
力信号φinが供給されるMOSトランジスタＱ８の
ゲートが接続される。このMOSトランジスタＱ
８の他端と接地点VSS間には、クロツク信号′で
導通制御されるMOSトランジスタＱ９が接続さ
れる。上記MOSトランジスタＱ８，Ｑ９の接続
点（ノードＮ４）には、エンハンスメント型
MOSキヤパシタＣ１の一方の電極、このMOSキ
ヤパシタＣ１の他方の電極（ノードＮ５）と電源
VDD間に接続されるMOSトランジスタＱ１０のゲ
ート、および前記MOSトランジスタＱ７の他端
と電源VDD間に接続されるMOSトランジスタＱ１
１のゲートがそれぞれ接続される。また、上記
MOSキヤパシタＣ１の他方の電極には、前記
MOSトランジスタＱ６の他端が接続される。そ
して、上記MOSトランジスタＱ１１とＱ７との
接続点から、上記入力信号φinを遅延した信号
φoutを得るようになつている。
次に、上記のような構成において動作を説明す
る。予め、クロツク信号および′がハイ
（“Ｈ”）レベルになつており、ノードＮ２，Ｎ３
の電位が「VDD−VTH」（VTHはMOSトランジスタ
のしきい値電圧で、ここでは説明な簡単にするた
めに全てのMOSトランジスタのしきい値電圧VTH
は等しいものとする）に充電されているものとす
る。この時、その他のノードＮ１，Ｎ４，Ｎ５お
よび入力信号φin、出力信号φoutは接地点VSSの
電位である。次に、クロツク信号、′がロー
（“Ｌ”）レベルになり、入力信号φinが立ち上が
ると、MOSトランジスタＱ５はノードＮ２の電
位が「VDD−VTH」であり非導通状態となつてい
るので、入力信号φinの上昇に伴つて、MOSトラ
ンジスタＱ８のゲート、ドレイン間の容量結合に
よりノードＮ３の電位V3が上昇する。このため、
MOSトランジスタＱ８は三極管領域の動作を行
なうことになり、ノードＮ４の電位V4は入力信
号φinと等しくなる。そして、電位V4がMOSト
ランジスタＱ１０のしきい値電圧VTHを越えると
このMOSトランジスタＱ１０が導通し、ノード
Ｎ５を充電し始める。このころには、MOSトラ
ンジスタＱ３の導通によつて、ノードＮ２の電位
が低下し、MOSトランジスタＱ６は非導通状態
となるので、MOSトランジスタＱ１０を介して
電源VDDから供給される電荷はノードＮ５に閉じ
込められる。従つて、MOSキヤパシタＣ１の容
量結合によつてノードＮ４の電位V4の上昇が加
速される。そして、電位V4が電源VDDの電圧より
高くなるころには、電位V3はMOSトランジスタ
Ｑ３，Ｑ５の導通により接地点VSSの電位となり、
MOSトランジスタＱ８は非導通状態となるので、
ノードＮ４に蓄積された電荷は逃げられず高電位
が保持されることになる。この時、MOSトラン
ジスタＱ１１は三極管動作を行なうので、そのし
きい値電圧VTHによる損失のない入力信号φinの
遅延信号φoutが得られる。
る。予め、クロツク信号および′がハイ
（“Ｈ”）レベルになつており、ノードＮ２，Ｎ３
の電位が「VDD−VTH」（VTHはMOSトランジスタ
のしきい値電圧で、ここでは説明な簡単にするた
めに全てのMOSトランジスタのしきい値電圧VTH
は等しいものとする）に充電されているものとす
る。この時、その他のノードＮ１，Ｎ４，Ｎ５お
よび入力信号φin、出力信号φoutは接地点VSSの
電位である。次に、クロツク信号、′がロー
（“Ｌ”）レベルになり、入力信号φinが立ち上が
ると、MOSトランジスタＱ５はノードＮ２の電
位が「VDD−VTH」であり非導通状態となつてい
るので、入力信号φinの上昇に伴つて、MOSトラ
ンジスタＱ８のゲート、ドレイン間の容量結合に
よりノードＮ３の電位V3が上昇する。このため、
MOSトランジスタＱ８は三極管領域の動作を行
なうことになり、ノードＮ４の電位V4は入力信
号φinと等しくなる。そして、電位V4がMOSト
ランジスタＱ１０のしきい値電圧VTHを越えると
このMOSトランジスタＱ１０が導通し、ノード
Ｎ５を充電し始める。このころには、MOSトラ
ンジスタＱ３の導通によつて、ノードＮ２の電位
が低下し、MOSトランジスタＱ６は非導通状態
となるので、MOSトランジスタＱ１０を介して
電源VDDから供給される電荷はノードＮ５に閉じ
込められる。従つて、MOSキヤパシタＣ１の容
量結合によつてノードＮ４の電位V4の上昇が加
速される。そして、電位V4が電源VDDの電圧より
高くなるころには、電位V3はMOSトランジスタ
Ｑ３，Ｑ５の導通により接地点VSSの電位となり、
MOSトランジスタＱ８は非導通状態となるので、
ノードＮ４に蓄積された電荷は逃げられず高電位
が保持されることになる。この時、MOSトラン
ジスタＱ１１は三極管動作を行なうので、そのし
きい値電圧VTHによる損失のない入力信号φinの
遅延信号φoutが得られる。
なお、この状態をリセツトするためには、入力
信号φinを“Ｌ”レベルとし、クロツク信号、
φ′を“Ｈ”レベルとすれば良い。ところで、入
力信号φinを正確に遅延させて出力信号φoutを得
るためには、MOSトランジスタＱ１１のゲート
電位V4を「VDD＋VTH」以上に昇圧し、この状態
を保持することが必要である。そこで、前記第８
図の回路では、MOSトランジスタＱ８を通じて
ノードＮ４に電荷を供給し、その後MOSトラン
ジスタＱ８を非導通状態に設定することによつて
ノードＮ４の電位を保持している。
信号φinを“Ｌ”レベルとし、クロツク信号、
φ′を“Ｈ”レベルとすれば良い。ところで、入
力信号φinを正確に遅延させて出力信号φoutを得
るためには、MOSトランジスタＱ１１のゲート
電位V4を「VDD＋VTH」以上に昇圧し、この状態
を保持することが必要である。そこで、前記第８
図の回路では、MOSトランジスタＱ８を通じて
ノードＮ４に電荷を供給し、その後MOSトラン
ジスタＱ８を非導通状態に設定することによつて
ノードＮ４の電位を保持している。
このように、従来は高電位を保持する際に
MOSトランジスタＱ８，Ｑ９のゲート電位を接
地点VSSの電位に設定する。しかし、この状態で
は、ゲートとドレイン（あるいはソース）間の電
界がかなり強い上、ドレインとソース間の電界も
ゲートとドレイン間の電界に加わる形になり、表
面降状を起こし易くなる。ゲートとドレイン（あ
るいはソース）間の酸化膜は非常に薄く耐圧があ
まり高くなるので、たとえ１回当りは短い時間で
あつても強い電界が繰り返し印加されると信頼性
を損う。また、微細化が進んでソース、ドレイン
間の距離が短くなると、パンチスルーを生じ易く
なるがこの場合にもソース、ドレイン間の電圧が
低い方が望ましい。
MOSトランジスタＱ８，Ｑ９のゲート電位を接
地点VSSの電位に設定する。しかし、この状態で
は、ゲートとドレイン（あるいはソース）間の電
界がかなり強い上、ドレインとソース間の電界も
ゲートとドレイン間の電界に加わる形になり、表
面降状を起こし易くなる。ゲートとドレイン（あ
るいはソース）間の酸化膜は非常に薄く耐圧があ
まり高くなるので、たとえ１回当りは短い時間で
あつても強い電界が繰り返し印加されると信頼性
を損う。また、微細化が進んでソース、ドレイン
間の距離が短くなると、パンチスルーを生じ易く
なるがこの場合にもソース、ドレイン間の電圧が
低い方が望ましい。
この様な欠点を除去できる信号遅延回路とし
て、第９図に示すような回路が提案されている。
この回路は、高電位ノードＮ４と電位保持用の
MOSトランジスタＱ９との間に、電源VDDの電圧
で導通設定されるMOSトランジスタＱ１２を挿
入したものである。第９図において、前記第８図
と同一構成部分には同じ符号を付してその詳細な
説明は省略する。このような構成では、MOSト
ランジスタＱ９とＱ１２との接続点（ノードＮ
６）の電位は、ノードＮ４の電位V4が非常に高
い場合でも「VDD−VTH」（VTHはMOSトランジス
タＱ１２のしきい値電圧）ある。よつてMOSト
ランジスタＱ９のゲート・ドレイン（あるいはソ
ース）間の電位差は、前記第９図の回路における
「VDD＋VTH」から「VDD＋VTH」へと2VTH以上も緩
和されることになり、耐圧や信頼性を向上でき
る。また、MOSトランジスタＱ９のソース、ド
レイン間の電位差も小さくできるので、パンチス
ルー対策にもなつている。しかし、ノードＮ４と
MOSトランジスタＱ８との間には、上記MOSト
ランジスタＱ１２のように電源VDDの電圧で導通
設定されるMOSトランジスタを設けることはで
きない。これはMOSトランジスタＱ８とノード
Ｎ４間にMOSトランジスタを設けるとそのしき
い値電圧VTH分だけノードＮ４の電位が低下し、
ノードＮ４の電位の上昇が遅れるとともに最終的
な電位も低くなつてしまうからである。このた
め、入力信号φinがアクテイブ時には接地点VSS
の電位に低下する場合には、MOSトランジスタ
Ｑ８はMOSトランジスタＱ９と同じく信頼性上
問題のある状態にあるにも拘らず、MOSトラン
ジスタＱ９と同様な対策を行なえない欠点があ
る。
て、第９図に示すような回路が提案されている。
この回路は、高電位ノードＮ４と電位保持用の
MOSトランジスタＱ９との間に、電源VDDの電圧
で導通設定されるMOSトランジスタＱ１２を挿
入したものである。第９図において、前記第８図
と同一構成部分には同じ符号を付してその詳細な
説明は省略する。このような構成では、MOSト
ランジスタＱ９とＱ１２との接続点（ノードＮ
６）の電位は、ノードＮ４の電位V4が非常に高
い場合でも「VDD−VTH」（VTHはMOSトランジス
タＱ１２のしきい値電圧）ある。よつてMOSト
ランジスタＱ９のゲート・ドレイン（あるいはソ
ース）間の電位差は、前記第９図の回路における
「VDD＋VTH」から「VDD＋VTH」へと2VTH以上も緩
和されることになり、耐圧や信頼性を向上でき
る。また、MOSトランジスタＱ９のソース、ド
レイン間の電位差も小さくできるので、パンチス
ルー対策にもなつている。しかし、ノードＮ４と
MOSトランジスタＱ８との間には、上記MOSト
ランジスタＱ１２のように電源VDDの電圧で導通
設定されるMOSトランジスタを設けることはで
きない。これはMOSトランジスタＱ８とノード
Ｎ４間にMOSトランジスタを設けるとそのしき
い値電圧VTH分だけノードＮ４の電位が低下し、
ノードＮ４の電位の上昇が遅れるとともに最終的
な電位も低くなつてしまうからである。このた
め、入力信号φinがアクテイブ時には接地点VSS
の電位に低下する場合には、MOSトランジスタ
Ｑ８はMOSトランジスタＱ９と同じく信頼性上
問題のある状態にあるにも拘らず、MOSトラン
ジスタＱ９と同様な対策を行なえない欠点があ
る。
［発明の目的］
この発明は、上記のような事情に鑑みでなされ
たもので、その目的とするところは、高電位ノー
ドを充電するとともに、ゲート電位を基準接地電
位に保ち、MOSトランジスタを非導通状態に設
定することによつてドレイン側（あるいはソース
側）の高電位を保持するためのMOSトランジス
タにおけるゲートとドレイン（あるいはソース）
間の耐圧特性を、本来の性能を損うことなく向上
できる高電位保持回路を提供することである。
たもので、その目的とするところは、高電位ノー
ドを充電するとともに、ゲート電位を基準接地電
位に保ち、MOSトランジスタを非導通状態に設
定することによつてドレイン側（あるいはソース
側）の高電位を保持するためのMOSトランジス
タにおけるゲートとドレイン（あるいはソース）
間の耐圧特性を、本来の性能を損うことなく向上
できる高電位保持回路を提供することである。
［発明の概要］
すなわち、第１の発明は、半導体集積回路装置
中に形成され、キヤパシタによる容量結合を利用
して電源電圧よりも高い電圧に昇圧した高電位ノ
ードの電位を保持するための高電位保持回路にお
いて、一端に入力信号が供給され、上記高電位ノ
ードを充電した後、ゲートに基準接地電位が印加
され非導通状態に設定されることにより、この高
電位ノードの電位を保持する電位保持用のエンハ
ンスメント型MOSトランジスタと、この電位保
持用MOSトランジスタの他端と上記高電位ノー
ド間に設けられる電界緩和用のエンハンスメント
型MOSトランジスタと、この電界緩和用MOSト
ランジスタのゲートと電源間に設けられ、ゲート
が電源に接続されるエンハンスメント型MOSト
ランジスタと、上記電界緩和用MOSトランジス
タのゲートと電源間に設けられ、ゲートに上記入
力信号が供給されるデイプレツシヨン型MOSト
ランジスタとを具備することを特徴とする。
中に形成され、キヤパシタによる容量結合を利用
して電源電圧よりも高い電圧に昇圧した高電位ノ
ードの電位を保持するための高電位保持回路にお
いて、一端に入力信号が供給され、上記高電位ノ
ードを充電した後、ゲートに基準接地電位が印加
され非導通状態に設定されることにより、この高
電位ノードの電位を保持する電位保持用のエンハ
ンスメント型MOSトランジスタと、この電位保
持用MOSトランジスタの他端と上記高電位ノー
ド間に設けられる電界緩和用のエンハンスメント
型MOSトランジスタと、この電界緩和用MOSト
ランジスタのゲートと電源間に設けられ、ゲート
が電源に接続されるエンハンスメント型MOSト
ランジスタと、上記電界緩和用MOSトランジス
タのゲートと電源間に設けられ、ゲートに上記入
力信号が供給されるデイプレツシヨン型MOSト
ランジスタとを具備することを特徴とする。
また、第２の発明は、半導体集積回路装置中に
形成され、キヤパシタによる容量結合を利用して
電源電圧よりも高い電圧に昇圧した高電位ノード
の電位を保持するための高電位保持回路におい
て、一端に入力信号が供給され、上記高電位ノー
ドを充電した後、ゲートに基準接地電位が印加さ
れ非導通状態に設定されることにより、この高電
位ノードの電位を保持する電位保持用のエンハン
スメント型MOSトランジスタと、この電位保持
用MOSトランジスタの他端と上記高電位ノード
間に設けられる電界緩和用のエンハンスメント型
MOSトランジスタと、この電界緩和用MOSトラ
ンジスタのゲートと電源間に設けられ、ゲートが
電源に接続されるエンハンスメント型MOSトラ
ンジスタと、上記電界緩和用MOSトランジスタ
のゲートと電源間に設けられ、ゲートが上記電源
緩和用MOSトランジスタの一端に接続されるこ
とにより、上記入力信号と実質的に同じタイミン
グで立ち上がる信号で制御されるデイプレツシヨ
ン型MOSトランジスタとを具備することを特徴
とする。
形成され、キヤパシタによる容量結合を利用して
電源電圧よりも高い電圧に昇圧した高電位ノード
の電位を保持するための高電位保持回路におい
て、一端に入力信号が供給され、上記高電位ノー
ドを充電した後、ゲートに基準接地電位が印加さ
れ非導通状態に設定されることにより、この高電
位ノードの電位を保持する電位保持用のエンハン
スメント型MOSトランジスタと、この電位保持
用MOSトランジスタの他端と上記高電位ノード
間に設けられる電界緩和用のエンハンスメント型
MOSトランジスタと、この電界緩和用MOSトラ
ンジスタのゲートと電源間に設けられ、ゲートが
電源に接続されるエンハンスメント型MOSトラ
ンジスタと、上記電界緩和用MOSトランジスタ
のゲートと電源間に設けられ、ゲートが上記電源
緩和用MOSトランジスタの一端に接続されるこ
とにより、上記入力信号と実質的に同じタイミン
グで立ち上がる信号で制御されるデイプレツシヨ
ン型MOSトランジスタとを具備することを特徴
とする。
第３の発明は、半導体集積回路装置中に形成さ
れ、キヤパシタによる容量結合を利用して電源電
圧よりも高い電圧に昇圧した高電位ノードの電位
を保持するための高電位保持回路において、一端
に入力信号が供給され、上記高電位ノードを充電
した後、ゲートに基準接地電位が印加され非導通
状態に設定されることにより、この高電位ノード
の電位を保持する電位保持用のエンハンスメント
型MOSトランジスタと、この電位保持用MOSト
ランジスタの他端と上記高電位ノード間に設けら
れる電界緩和用のエンハンスメント型MOSトラ
ンジスタと、この電界緩和用MOSトランジスタ
のゲートと電源間に設けられ、ゲートに上記入力
信号が供給されるデイプレツシヨン型MOSトラ
ンジスタとを具備し、上記デイプレツシヨン型
MOSトランジスタのしきい値電圧の絶対値は、
電源電圧からエンハンスメント型MOSトランジ
スタのしきい値電圧を引いた値と等しいことを特
徴とする。
れ、キヤパシタによる容量結合を利用して電源電
圧よりも高い電圧に昇圧した高電位ノードの電位
を保持するための高電位保持回路において、一端
に入力信号が供給され、上記高電位ノードを充電
した後、ゲートに基準接地電位が印加され非導通
状態に設定されることにより、この高電位ノード
の電位を保持する電位保持用のエンハンスメント
型MOSトランジスタと、この電位保持用MOSト
ランジスタの他端と上記高電位ノード間に設けら
れる電界緩和用のエンハンスメント型MOSトラ
ンジスタと、この電界緩和用MOSトランジスタ
のゲートと電源間に設けられ、ゲートに上記入力
信号が供給されるデイプレツシヨン型MOSトラ
ンジスタとを具備し、上記デイプレツシヨン型
MOSトランジスタのしきい値電圧の絶対値は、
電源電圧からエンハンスメント型MOSトランジ
スタのしきい値電圧を引いた値と等しいことを特
徴とする。
更に、第４の発明は、半導体集積回路装置中に
形成され、キヤパシタによる容量結合を利用して
電源電圧よりも高い電圧に昇圧した高電位ノード
の電位を保持するための高電位保持回路におい
て、一端に入力信号が供給され、上記高電位ノー
ドを充電した後、ゲートに基準接地電位が印加さ
れ非導通状態に設定されることにより、この高電
位ノードの電位を保持する電位保持用のエンハン
スメント型MOSトランジスタと、この電位保持
用MOSトランジスタの他端と上記高電位ノード
間に設けられる電界緩和用のエンハンスメント型
MOSトランジスタと、この電界緩和用MOSトラ
ンジスタのゲートと電源間に設けられ、ゲートが
上記電界緩和用MOSトランジスタの一端に接続
されることにより、上記入力信号と実質的に同じ
タイミングで立ち上がる信号で制御されるデイプ
レツシヨン型MOSトランジスタとを具備し、上
記デイプレツシヨン型MOSトランジスタのしき
い値電圧の絶対値は、電源電圧からエンハンスメ
ント型MOSトランジスタのしきい値電圧を引い
た値と等しいことを特徴とする。
形成され、キヤパシタによる容量結合を利用して
電源電圧よりも高い電圧に昇圧した高電位ノード
の電位を保持するための高電位保持回路におい
て、一端に入力信号が供給され、上記高電位ノー
ドを充電した後、ゲートに基準接地電位が印加さ
れ非導通状態に設定されることにより、この高電
位ノードの電位を保持する電位保持用のエンハン
スメント型MOSトランジスタと、この電位保持
用MOSトランジスタの他端と上記高電位ノード
間に設けられる電界緩和用のエンハンスメント型
MOSトランジスタと、この電界緩和用MOSトラ
ンジスタのゲートと電源間に設けられ、ゲートが
上記電界緩和用MOSトランジスタの一端に接続
されることにより、上記入力信号と実質的に同じ
タイミングで立ち上がる信号で制御されるデイプ
レツシヨン型MOSトランジスタとを具備し、上
記デイプレツシヨン型MOSトランジスタのしき
い値電圧の絶対値は、電源電圧からエンハンスメ
ント型MOSトランジスタのしきい値電圧を引い
た値と等しいことを特徴とする。
［発明の実施例］
以下、この発明の一実施例について図面を参照
して説明する。第１図において前記第８図あるい
は第９図と同一部分には同じ符号を付してその詳
細な説明は省略する。すなわち、前記第９図にお
けるMOSトランジスタＱ８とノードＮ４間に電
界緩和用のMOSトランジスタＱ１３を設け、こ
のMOSトランジスタＱ１３のゲートと電源VDD間
にMOSトランジスタＱ１４，Ｑ１５を設けてい
る。上記MOSトランジスタＱ１４のゲートのは
電源VDDに接続し、上記MOSトランジスタＱ１５
のゲートには入力信号φinを供給する。なお、前
記各MOSトランジスタＱ１〜Ｑ１４はエンハン
スメント型であるのに対し、上記MOSトランジ
スタＱ１５はデイスプレツシヨン型である。
して説明する。第１図において前記第８図あるい
は第９図と同一部分には同じ符号を付してその詳
細な説明は省略する。すなわち、前記第９図にお
けるMOSトランジスタＱ８とノードＮ４間に電
界緩和用のMOSトランジスタＱ１３を設け、こ
のMOSトランジスタＱ１３のゲートと電源VDD間
にMOSトランジスタＱ１４，Ｑ１５を設けてい
る。上記MOSトランジスタＱ１４のゲートのは
電源VDDに接続し、上記MOSトランジスタＱ１５
のゲートには入力信号φinを供給する。なお、前
記各MOSトランジスタＱ１〜Ｑ１４はエンハン
スメント型であるのに対し、上記MOSトランジ
スタＱ１５はデイスプレツシヨン型である。
次に、上記のような構成において動作を説明す
る。なお、基本的な動作は前記第８図および第９
図と同じであるので、異なる部分にのみ着目して
説明する。クロツク信号、′が“Ｈ”レベル、
入力信号φinが“Ｌ”レベルの時、MOSトランジ
スタＱ１３のゲート（ノードＮ７）の電位は、
MOSトランジスタＱ１４の導通により「VDD−
VTH」に充電されている。そして、入力信号φin
のレベルが上昇するのに伴つて、MOSトランジ
スタＱ８とＱ１３との接続点（ノードＮ８）とノ
ードＮ７との容量結合により、ノード７の電位が
上昇する。この時、MOSトランジスタＱ１３は
三極管動作を行なうので、ノードＮ４の電位Ｖ４
は、入力信号φinと同じ変化率で上昇する。従つ
て、MOSトランジスタＱ１３を設けたことによ
るノードＮ４の電位の低下はなく、レベルの上昇
が遅れることもない。
る。なお、基本的な動作は前記第８図および第９
図と同じであるので、異なる部分にのみ着目して
説明する。クロツク信号、′が“Ｈ”レベル、
入力信号φinが“Ｌ”レベルの時、MOSトランジ
スタＱ１３のゲート（ノードＮ７）の電位は、
MOSトランジスタＱ１４の導通により「VDD−
VTH」に充電されている。そして、入力信号φin
のレベルが上昇するのに伴つて、MOSトランジ
スタＱ８とＱ１３との接続点（ノードＮ８）とノ
ードＮ７との容量結合により、ノード７の電位が
上昇する。この時、MOSトランジスタＱ１３は
三極管動作を行なうので、ノードＮ４の電位Ｖ４
は、入力信号φinと同じ変化率で上昇する。従つ
て、MOSトランジスタＱ１３を設けたことによ
るノードＮ４の電位の低下はなく、レベルの上昇
が遅れることもない。
一方、MOSトランジスタＱ１５はデイスプレ
ツシヨン型であり、そのしきい値電圧をVTHDとす
ると、入力信号φinが「VDD＋VTHD＝VDD−｜VTHD
｜」となると導通し、ノードＮ７の電位V7が電
源VDDの電位に向かつて低下し始める。そして、
入力信号φin、すなわちノードＮ８の電位V8が電
源VDDの電位になるころ、上記電位V7が電源VDD
のレベルとなつてMOSトランジスタＱ１３が非
導通状態となるので、ノードＮ４に充電された高
電位を保持することができる。この時、ノードＮ
３の電位V3は接地点VSSの電位になつているが、
ノードＮ８の電位V8はほぼ電源VDDのレベルまで
しか上昇しないので、MOSトランジスタＱ１３
〜Ｑ１５を設けない場合に比べて、MOSトラン
ジスタＱ８のゲート、ソース間の電位差を小さく
でき、信頼性を向上できる。
ツシヨン型であり、そのしきい値電圧をVTHDとす
ると、入力信号φinが「VDD＋VTHD＝VDD−｜VTHD
｜」となると導通し、ノードＮ７の電位V7が電
源VDDの電位に向かつて低下し始める。そして、
入力信号φin、すなわちノードＮ８の電位V8が電
源VDDの電位になるころ、上記電位V7が電源VDD
のレベルとなつてMOSトランジスタＱ１３が非
導通状態となるので、ノードＮ４に充電された高
電位を保持することができる。この時、ノードＮ
３の電位V3は接地点VSSの電位になつているが、
ノードＮ８の電位V8はほぼ電源VDDのレベルまで
しか上昇しないので、MOSトランジスタＱ１３
〜Ｑ１５を設けない場合に比べて、MOSトラン
ジスタＱ８のゲート、ソース間の電位差を小さく
でき、信頼性を向上できる。
上記MOSトランジスタＱ１３〜Ｑ１５の作用
を要約すると次のようになる。すなわち、MOS
トランジスタＱ１４の作用は、ノードＮ７の充電
および電荷の閉じ込めにある。一方、MOSトラ
ンジスタＱ１５は、ノードＮ４が電源VDDの電位
より高くなつた時に、電荷がノードＮ４からＮ８
に抜けないように、容量結合により昇圧されたノ
ードＮ７の電荷は電源VDDに導出する。また、
MOSトランジスタＱ１３は、ノードＮ８の電位
V8が電源VDDより高くならないように働く。
を要約すると次のようになる。すなわち、MOS
トランジスタＱ１４の作用は、ノードＮ７の充電
および電荷の閉じ込めにある。一方、MOSトラ
ンジスタＱ１５は、ノードＮ４が電源VDDの電位
より高くなつた時に、電荷がノードＮ４からＮ８
に抜けないように、容量結合により昇圧されたノ
ードＮ７の電荷は電源VDDに導出する。また、
MOSトランジスタＱ１３は、ノードＮ８の電位
V8が電源VDDより高くならないように働く。
このような構成によれば、電界緩和用のMOS
トランジスタＱ１３を設けたことによるノードＮ
４の充電時の電位の低下および電位の上昇の後れ
を防止しつつ、MOSトランジスタＱ８のゲート、
ソース間の電位差を小さくして耐圧特性を向上で
き、信頼性を高くできる。
トランジスタＱ１３を設けたことによるノードＮ
４の充電時の電位の低下および電位の上昇の後れ
を防止しつつ、MOSトランジスタＱ８のゲート、
ソース間の電位差を小さくして耐圧特性を向上で
き、信頼性を高くできる。
なお、上記実施例では、MOSトランジスタＱ
１５のゲートに入力信号φinを供給するようにし
たが、入力信号φinと同じタイミングで立ち上が
る信号であれば良いので、第２図あるいは第３図
に示すように、MOSトランジスタＱ１５のゲー
トのノードＮ４、あるいはＮ８に接続しても同様
な動作を行ない同じ効果が得られる。
１５のゲートに入力信号φinを供給するようにし
たが、入力信号φinと同じタイミングで立ち上が
る信号であれば良いので、第２図あるいは第３図
に示すように、MOSトランジスタＱ１５のゲー
トのノードＮ４、あるいはＮ８に接続しても同様
な動作を行ない同じ効果が得られる。
また、MOSトランジスタＱ１４のしきい値電
圧をVTHEとし、MOSトランジスタＱ１５のしき
い値電圧をVTHDとした場合、「｜VTHD｜＝VDD−
VTHE」なる関係を満足できるようにMOSトラン
ジスタＱ１５のしきい値電圧VTHDを設定すれば、
入力信号φinが“Ｌ”レベルの時のプリチヤージ
期間でもノードＮ７は「VSS−VTHD＝VSS＋｜VTHD
｜＝VDD−VTHE」に充電されるので、MOSトラン
ジスタＱ１４を省略することができる。この場合
の構成例を第４図ないし第６図に示す。
圧をVTHEとし、MOSトランジスタＱ１５のしき
い値電圧をVTHDとした場合、「｜VTHD｜＝VDD−
VTHE」なる関係を満足できるようにMOSトラン
ジスタＱ１５のしきい値電圧VTHDを設定すれば、
入力信号φinが“Ｌ”レベルの時のプリチヤージ
期間でもノードＮ７は「VSS−VTHD＝VSS＋｜VTHD
｜＝VDD−VTHE」に充電されるので、MOSトラン
ジスタＱ１４を省略することができる。この場合
の構成例を第４図ないし第６図に示す。
第７図は、信号遅延回路の他の構成例を示して
いる。すなわち、前記第１図における電界緩和用
のMOSトランジスタＱ１３は、MOSトランジス
タＱ８とＱ９との接続点と、MOSキヤパシタC1
の一方の電極（ノードＮ４）間に設けている。こ
のような構成では、MOSトランジスタＱ１３は
前記第１図におけるMOSトランジスタＱ１２の
作用も兼ねることになり、MOSトランジスタＱ
１２を省略できる。なお、動作は前記第１図の回
路と同様であり、同じ効果が得られる。
いる。すなわち、前記第１図における電界緩和用
のMOSトランジスタＱ１３は、MOSトランジス
タＱ８とＱ９との接続点と、MOSキヤパシタC1
の一方の電極（ノードＮ４）間に設けている。こ
のような構成では、MOSトランジスタＱ１３は
前記第１図におけるMOSトランジスタＱ１２の
作用も兼ねることになり、MOSトランジスタＱ
１２を省略できる。なお、動作は前記第１図の回
路と同様であり、同じ効果が得られる。
［発明の効果］
以上説明したようにこの発明によれば、高電位
ノードを充電するとともに、ゲート電位を基準接
点電位に保ち、MOSトランジスタを非導通状態
に設定することによつてドレイン側（あるいはソ
ース側）の高電位を保持するためのMOSトラン
ジスタにおけるゲートとドレイン（あるいはソー
ス）間の耐圧特性を、本来の性能を損うことなく
向上できる高電位保持回路が得られる。
ノードを充電するとともに、ゲート電位を基準接
点電位に保ち、MOSトランジスタを非導通状態
に設定することによつてドレイン側（あるいはソ
ース側）の高電位を保持するためのMOSトラン
ジスタにおけるゲートとドレイン（あるいはソー
ス）間の耐圧特性を、本来の性能を損うことなく
向上できる高電位保持回路が得られる。
第１図はこの発明の一実施例に係わる高電位保
持回路について説明するための回路図、第２図な
いし第６図はそれぞれこの発明の他の実施例を説
明するための回路図、第７図は信号遅延回路にこ
の発明による高電位発生回路を設ける際の他の構
成例を示す図、第８図および第９図はそれぞれ従
来の高電位保持回路について説明するための図で
ある。 Ｎ４……高電位ノード、Ｑ８……電位保持用
MOSトランジスタ、Ｑ１３……電界緩和用MOS
トランジスタ、Ｑ１４，Ｑ１５……MOSトラン
ジスタ。
持回路について説明するための回路図、第２図な
いし第６図はそれぞれこの発明の他の実施例を説
明するための回路図、第７図は信号遅延回路にこ
の発明による高電位発生回路を設ける際の他の構
成例を示す図、第８図および第９図はそれぞれ従
来の高電位保持回路について説明するための図で
ある。 Ｎ４……高電位ノード、Ｑ８……電位保持用
MOSトランジスタ、Ｑ１３……電界緩和用MOS
トランジスタ、Ｑ１４，Ｑ１５……MOSトラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路装置中に形成され、キヤパシ
タによる容量結合を利用して電源電圧よりも高い
電圧に昇圧した高電位ノードの電位を保持するた
めの高電位保持回路において、 一端に入力信号が供給され、上記高電位ノード
を充電した後、ゲートに基準接地電位が印加され
非導通状態に設定されることにより、この高電位
ノードの電位を保持する電位保持用のエンハンス
メント型MOSトランジスタと、 この電位保持用MOSトランジスタの他端と上
記高電位ノード間に設けられる電界緩和用のエン
ハンスメント型MOSトランジスタと、 この電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートが電源に接続されるエ
ンハンスメント型MOSトランジスタと、 上記電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートに上記入力信号が供給
されるデイプレツシヨン型MOSトランジスタと を具備することを特徴とする高電位保持回路。 ２ 半導体集積回路装置中に形成され、キヤパシ
タによる容量結合を利用して電源電圧よりも高い
電圧に昇圧した高電位ノードの電位を保持するた
めの高電位保持回路において、 一端に入力信号が供給され、上記高電位ノード
を充電した後、ゲートに基準接地電位が印加され
非導通状態に設定されることにより、この高電位
ノードの電位を保持する電位保持用のエンハンス
メント型MOSトランジスタと、 この電位保持用MOSトランジスタの他端と上
記高電位ノード間に設けられる電界緩和用のエン
ハンスメント型MOSトランジスタと、 この電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートが電源に接続されるエ
ンハンスメント型MOSトランジスタと、 上記電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートが上記電界緩和用
MOSトランジスタの一端に接続されることによ
り、上記入力信号と実質的に同じタイミングで立
ち上がる信号で制御されるデイスプレツシヨン型
MOSトランジスタと を具備することを特徴とする高電位保持回路。 ３ 半導体集積回路装置中に形成され、キヤパシ
タによる容量結合を利用して電源電圧よりも高い
電圧に昇圧した高電位ノードの電位を保持するた
めの高電位保持回路において、 一端に入力信号が供給され、上記高電位ノード
を充電した後、ゲートに基準接地電位が印加され
非導通状態に設定されることにより、この高電位
ノードの電位を保持する電位保持用のエンハンス
メント型MOSトランジスタと、 この電位保持用MOSトランジスタの他端と上
記高電位ノード間に設けられる電界緩和用のエン
ハンスメント型MOSトランジスタと、 この電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートに上記入力信号が供給
されるデイプレツシヨン型MOSトランジスタと を具備し、 上記デイプレツシヨン型MOSトランジスタの
しきい値電圧の絶対値は、電源電圧からエンハン
スメント型MOSトランジスタのしきい値電圧を
引いた値と等しいことを特徴とする高電位保持回
路。 ４ 半導体集積回路装置中に形成され、キヤパシ
タによる容量結合を利用して電源電圧よりも高い
電圧に昇圧した高電位ノードの電位を保持するた
めの高電位保持回路において、 一端に入力信号が供給され、上記高電位ノード
を充電した後、ゲートに基準接地電位が印加され
非導通状態に設定されることにより、この高電位
ノードの電位を保持する電位保持用のエンハンス
メント型MOSトランジスタと、 この電位保持用MOSトランジスタの他端と上
記高電位ノード間に設けられる電界緩和用のエン
ハンスメント型MOSトランジスタと、 この電界緩和用MOSトランジスタのゲートと
電源間に設けられ、ゲートが上記電界緩和用
MOSトランジスタの一端に接続されることによ
り、上記入力信号と実質的に同じタイミングで立
ち上がる信号で制御されるデイプレツシヨン型
MOSトランジスタと を具備し、 上記デイプレツシヨン型MOSトランジスタの
しきい値電圧の絶対値は、電源電圧からエンハン
スメント型MOSトランジスタのしきい値電圧を
引いた値と等しいことを特徴とする高電位保持回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239012A JPS6298915A (ja) | 1985-10-25 | 1985-10-25 | 高電位保持回路 |
| US06/921,272 US4746824A (en) | 1985-10-25 | 1986-10-21 | High potential hold circuit |
| KR1019860008902A KR900002804B1 (ko) | 1985-10-25 | 1986-10-24 | 고전위 보존회로 |
| DE8686308288T DE3688234T2 (de) | 1985-10-25 | 1986-10-24 | Schaltung zum aufrechterhalten eines hohen potentials. |
| EP86308288A EP0220953B1 (en) | 1985-10-25 | 1986-10-24 | High potential hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239012A JPS6298915A (ja) | 1985-10-25 | 1985-10-25 | 高電位保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298915A JPS6298915A (ja) | 1987-05-08 |
| JPH0550893B2 true JPH0550893B2 (ja) | 1993-07-30 |
Family
ID=17038579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239012A Granted JPS6298915A (ja) | 1985-10-25 | 1985-10-25 | 高電位保持回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4746824A (ja) |
| EP (1) | EP0220953B1 (ja) |
| JP (1) | JPS6298915A (ja) |
| KR (1) | KR900002804B1 (ja) |
| DE (1) | DE3688234T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
| JP2001127616A (ja) * | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | バッファ回路 |
| JP4339103B2 (ja) | 2002-12-25 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| US8928647B2 (en) | 2011-03-04 | 2015-01-06 | Sony Corporation | Inverter circuit and display unit |
| JP5589903B2 (ja) * | 2011-03-04 | 2014-09-17 | ソニー株式会社 | インバータ回路および表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4296335A (en) * | 1979-06-29 | 1981-10-20 | General Electric Company | High voltage standoff MOS driver circuitry |
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| JPS5687933A (en) * | 1979-12-19 | 1981-07-17 | Fujitsu Ltd | Bootstrap circuit |
| JPS56162537A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Switching circuit with high dielectric strength |
| US4508978A (en) * | 1982-09-16 | 1985-04-02 | Texas Instruments Incorporated | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits |
-
1985
- 1985-10-25 JP JP60239012A patent/JPS6298915A/ja active Granted
-
1986
- 1986-10-21 US US06/921,272 patent/US4746824A/en not_active Expired - Lifetime
- 1986-10-24 EP EP86308288A patent/EP0220953B1/en not_active Expired - Lifetime
- 1986-10-24 DE DE8686308288T patent/DE3688234T2/de not_active Expired - Lifetime
- 1986-10-24 KR KR1019860008902A patent/KR900002804B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3688234D1 (de) | 1993-05-13 |
| KR870004451A (ko) | 1987-05-09 |
| EP0220953A2 (en) | 1987-05-06 |
| US4746824A (en) | 1988-05-24 |
| KR900002804B1 (ko) | 1990-04-30 |
| EP0220953A3 (en) | 1990-02-21 |
| DE3688234T2 (de) | 1993-08-12 |
| EP0220953B1 (en) | 1993-04-07 |
| JPS6298915A (ja) | 1987-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5321324A (en) | Low-to-high voltage translator with latch-up immunity | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US3806742A (en) | Mos voltage reference circuit | |
| US4628214A (en) | Back bias generator | |
| JPH04355298A (ja) | 高い出力利得を得るデータ出力ドライバー | |
| US4284905A (en) | IGFET Bootstrap circuit | |
| US4346310A (en) | Voltage booster circuit | |
| US10200038B2 (en) | Bootstrapping circuit and unipolar logic circuits using the same | |
| US3629618A (en) | Field effect transistor single-phase clock signal generator | |
| JPS6323417A (ja) | Ｃｍｏｓパワ−オンリセツト回路 | |
| JPH0897706A (ja) | 出力バッファ回路 | |
| US3889135A (en) | Bootstrap circuit employing insulated gate transistors | |
| US4239991A (en) | Clock voltage generator for semiconductor memory | |
| US5627739A (en) | Regulated charge pump with low noise on the well of the substrate | |
| US20230238959A1 (en) | Stress reduction on stacked transistor circuits | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JPH0550893B2 (ja) | ||
| CA1241387A (en) | Integrated logic buffer circuit | |
| US4716303A (en) | MOS IC pull-up circuit | |
| US4041333A (en) | High speed input buffer circuit | |
| US4239990A (en) | Clock voltage generator for semiconductor memory with reduced power dissipation | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| Wong et al. | A 1 V CMOS digital circuits with double-gate-driven MOSFET | |
| JPS63308794A (ja) | 基板バイアス回路 | |
| JPH03283182A (ja) | 半導体昇圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |