DE3688234T2 - Schaltung zum aufrechterhalten eines hohen potentials. - Google Patents

Schaltung zum aufrechterhalten eines hohen potentials.

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DE3688234T2 DE8686308288T DE3688234T DE3688234T2 DE 3688234 T2 DE3688234 T2 DE 3688234T2 DE 8686308288 T DE8686308288 T DE 8686308288T DE 3688234 T DE3688234 T DE 3688234T DE 3688234 T2 DE3688234 T2 DE 3688234T2
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Description

  • Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Aufrechterhalten eines hohen Potentials, wobei dieses hohe Potential an dem Drain (oder der Source) eines MOS-Transistors aufrechterhalten werden soll. Der MOS-Transistor wird in dem nichtleitenden Zustand gehalten, wozu sein Gate mit dem Erdbezugspotential verbunden wird.
  • Diese Art von Schaltung zum Aufrechterhalten eines hohen Potentials wird gewöhnlich als Signalverzögerungsschaltung in dynamischen RAM- Schaltungen verwendet. In der Fig. 1 ist ein Schaltbild einer Signalverzögerungsschaltung wiedergegeben. Der MOS-Transistor Q1, der durch das Eingangssignal Φin gesteuert wird, und der MOS-Transistor Q2, der durch das Taktgebersignal gesteuert wird, sind zwischen der Stromversorgung Vdd und der Erde Vss in Serie geschaltet.
  • Bei dem MOS-Transistor Q3, dessen eine Elektrode an die Erde Vss angeschlossen ist, ist das Gate mit der Verbindung (Knotenpunkt N1) zwischen den MOS-Transistoren Q1 und Q2 verbunden. Der MOS-Transistor Q4, der durch das Taktgebersignal gesteuert wird, liegt zwischen der anderen Elektrode des MOS-Transistors Q3 und der Stromversorgung Vdd. Bei den MOS-Transistoren Q6 und Q7, deren eine Elektrode an die Erde Vss angeschlossen ist, ist das Gate mit der Verbindung (Knotenpunkt N2) zwischen den MOS-Transistoren Q3 und Q4 und einer Elektrode des MOS-Transistors Q5 verbunden, wobei das Gate des MOS-Transistors Q5 an die Stromversorgungsspannung Vdd angeschlossen ist. Bei dem MOS-Transistor Q8, dessen eine Elektrode das Eingangssignal Φin erhält, ist das Gate mit der anderen Elektrode (Knotenpunkt N3) des MOS- Transistors Q5 verbunden. Der MOS-Transistor Q9, der durch das Taktgebersignal gesteuert wird, liegt zwischen der anderen Elektrode des MOS- Transistors Q8 und der Erde Vss. Bei dem MOS-Transistor Q11, der zwischen der anderen Elektrode des MOS-Transistors Q7 und der Stromversorgung Vdd liegt, ist das Gate mit der Verbindung (Knotenpunkt N4) zwischen den MOS- Transistoren Q8 und Q9, und dem Gate des MOS-Transistors Q10 verbunden, wobei eine Elektrode des MOS-Transistors Q10 mit der Stromversorgung Vdd, und die andere Elektrode mit dem Knotenpunkt N5 verbunden ist, an den die andere Elektrode des MOS-Transistors Q6 angeschlossen ist. Zwischen dem Gate und dem Drain des MOS-Transistors Q10, bzw. den Knotenpunkten N4 und N5, ist ein Anreicherungs-MOS-Kondensator angeschlossen. Das oben erwähnte Ausgangssignal Φout, das verzögert ist, wird an dem Verbindungspunkt zwischen den MOS-Transistoren Q11 und Q7 erhalten. Die Funktionsweise der oben beschriebenen Schaltungsanordnung wird nachstehend erklärt.
  • Wenn die Taktgebersignale und in ihrem hohen Zustand (> H< ) sind, liegen die Potentiale bei N2 und N3 auf (Vdd-Vth) (wobei Vth die Schwellenspannung des MOS-Transistors ist, die zum Zwecke der Vereinfachung der Erklärung als gleich groß für alle MOS-Transistoren angesehen werden kann). Wenn dies der Fall ist, liegen die Knotenpunkte N1, N4 und N5, das Eingangssignal &Phi;in, und das Ausgangssignal &Phi;out auf dem Erdpotential Vss.
  • Wenn dann das Eingangssignal &Phi;in ansteigt, wobei die Taktgebersignale und in ihrem niedrigen Zustand (> L< ) sind, wird das Potential an dem Knotenpunkt N2 gleich (Vdd-Vth), und der MOS-Transistor Q5 wird gesperrt. Als Folge der Erhöhung des Eingangssignals &Phi;in steigt das Potential V3 des Knotenpunkts N3 infolge der kapazitiven Kopplung zwischen dem Gate und dem Drain des MOS-Transistors Q8 an. Folglich kann der MOS-Transistor Q8 in dem Triodenbereich arbeiten, und das Potential V4 des Knotenpunkts N4 wird ebenso groß wie das Eingangssignal &Phi;in. Wenn das Potential V4 die Schwellenspannung Vth des MOS-Transistors Q10 übersteigt, geht der MOS-Transistor Q10 in den leitenden Zustand über, und beginnt der Knotenpunkt N5 sich aufzuladen. Zu diesem Zeitpunkt fällt das Potential an dem Knotenpunkt N2 ab, da der MOS-Transistor Q3 in den leitenden Zustand übergeht. Der MOS- Transistor Q6 wird gesperrt, und die von der Stromversorgung Vdd über den MOS-Transistor Q10 zugeführte Ladung wird durch den Knotenpunkt N5 > verriegelt< .
  • Dies hat zur Folge, daß die Zunahme des Potentials V4 an dem Knotenpunkt N4 infolge der kapazitiven Kopplung des MOS-Kondensators C1 beschleunigt wird. In dem Augenblick, in dem das Potential V4 die Stromversorgungsspannung Vdd übersteigt, fällt das Potential V3 bis auf das Erdpotential Vss ab, da die MOS-Transistoren Q3 und Q5 leiten. Da der MOS-Transistor Q8 in einem nichtleitenden Zustand ist, wird die an dem Knotenpunkt N4 gespeicherte Ladung auf einem-hohen Potential gehalten, wobei sie nicht abfließen kann.
  • Zu diesem Zeitpunkt wird das durch die Schwellenspannung Vth nicht geschwächte verzögerte Signal &Phi;out des Eingangssignals &Phi;in erhalten, da der MOS-Transistor Q11 in seinem Triodenbereich arbeitet.
  • Dieser Zustand kann zurückgestellt werden, wozu bei dem Eingangssignal &Phi;in der niedrige Zustand > L< , und bei den Taktgebersignalen und der hohe Zustand > H< vorgegeben wird. Um jedoch das Ausgangssignal &Phi;out durch richtige Verzögerung des Eingangssignals &Phi;in zu erhalten, wird das Potential V4 an dem Gate des MOS-Transistors Q11 bis über (Vdd + Vth) hinaus erhöht, wodurch es erforderlich wird, diesen Zustand aufrechtzuerhalten. Bei der vorstehend erwähnten Schaltung, die in der Fig. 1 wiedergegeben ist, wird die Ladung an dem Knotenpunkt N4 über den MOS-Transistor Q8 zugeführt, der dann in den nichtleitenden Zustand gebracht wird, wodurch das Potential an dem Knotenpunkt N4 aufrechterhalten wird. Die Gate-Potentiale der MOS- Transistoren Q8 und Q9 werden also auf Erdpotential Vss abgesenkt, wie dies bisher gewöhnlich der Fall war, wenn hohe Potentiale aufrechterhalten wurden. Da jedoch in diesem Zustand das elektrische Feld zwischen dem Gate und dem Drain (oder der Source) ziemlich stark ist, wobei noch das elektrische Feld zwischen dem Drain und der Source hinzukommt, werden Oberflächendurchbrüche hervorgerufen. Infolge der sehr niedrigen Durchbruchspannung, die auf die äußerst dünne Dioxidschicht zwischen dem Gate und dem Drain (oder der Source) des Transistors zurückzuführen ist, haben starke elektrische Felder, die wiederholt angelegt werden, wenn auch jeweils nur während einer kurzen Zeitdauer, eine Verminderung der Zuverlässigkeit der Schaltung zur Folge.
  • Außerdem erforderte die Förderung der Technologie der miniaturisierten Mikroschaltungen eine weitere Reduzierung der Drain-Source-Geometrien, wodurch das Bauelement noch empfindlicher gegenüber Durchschlägen wurde. Die Verwirklichung niedrigerer Source-Drain-Spannungen wurde dadurch noch wünschenswerter.
  • Die in der Fig. 2 wiedergegebene Schaltung wird als Signalverzögerungsschaltung vorgeschlagen, bei der dieser Nachteil beseitigt ist. Bei dieser Schaltung ist der MOS-Transistor Q12, der infolge der Stromversorgungsspannung Vdd in dem leitenden Zustand ist, zwischen dem Hochpotential-Knotenpunkt N4 und dem MOS-Transistor Q9 eingefügt. Im Folgenden wird unter Bezugnahme auf die Fig. 2 eine kurze Erklärung dieser Schaltung gegeben, wobei ähnliche Symbole wie bei der Schaltung der Fig. 1 benutzt werden.
  • Bei dieser Schaltungsanordnung ist das Potential bei der Verbindung (Knotenpunkt N6) zwischen den MOS-Transistoren Q9 und Q12 gleich (Vdd-Vth) (wobei Vth die Schwellenspannung des MOS-Transistors Q12 ist), selbst wenn das Potential V4 an dem Knotenpunkt N4 sehr hoch ist. Die Potentialdifferenz zwischen dem Gate und dem Drain (oder der Source) des MOS-Transistors Q9 vermindert sich bei der Schaltung der Fig. 2 von (Vdd + Vth) auf (Vdd- Vth), das heißt, um 2 Vth, wodurch es ermöglicht wird, die Durchbruchspannung des Bauelements und die Zuverlässigkeit der Schaltung zu erhöhen.
  • Da die Potentialdifferenz zwischen der Source und dem Drain des MOS- Transistors Q9 vermindert werden konnte, wurden auch die Durchschlags- Gegenmaßnahmen verbessert. Ein MOS-Transistor, der durch die Stromversorgungsspannung Vdd eingeschaltet werden kann, konnte jedoch nicht zwischen dem MOS-Transistor Q8 und dem Knotenpunkt N4 vorgesehen werden, wie dies bei dem oben erwähnten MOS-Transistor Q12 der Fall ist. Wenn nämlich ein MOS-Transistor zwischen dem MOS-Transistor Q8 und dem Knotenpunkt N4 eingefügt würde, würde das Potential an dem Knotenpunkt N4 ungefähr um die Schwellenspannung Vth absinken. Die damit verbundene Verzögerung bis zum Anstieg des Potentials bei dem Knotenpunkt N4 würde dann eine Verminderung des endgültigen Potentials bewirken.
  • Wenn das Eingangssignal &Phi;in in der wirksamen Phase auf das Erdpotential Vss abfällt, tritt bei dem MOS-Transistor Q8 folglich das gleiche unlösbare Problem wie bei dem MOS-Transistor Q9 auf, ungeachtet der zweifelhaften Zuverlässigkeit wie bei dem MOS-Transistor Q9.
  • Eine weitere bekannte Signalverzögerungsschaltung ist in dem europäischen Patent EP-A-0032017 von Fujitsu angegeben. Die Schaltung weist verbesserte MOS-Transistor-Durchbruchsmerkmale auf, da ein Feldabschwächungs-Anreicherungs-MOS-Transistor zwischen dem Hochpotential- Knotenpunkt und dem zu schützenden MOS-Transistor vorgesehen wird.
  • Ein Ziel der vorliegenden Erfindung ist, eine Schaltung zum Aufrechterhalten eines hohen Potentials anzugeben, mit der die Merkmale der Gate- Drain (oder Source)-Durchbruchspannung eines MOS-Transistors ohne Verlust wesentlicher Schaltungsfunktionen weiter verbessert werden können.
  • Ein weiteres Ziel der Erfindung ist, den MOS-Transistor vorzusehen, der außer der Aufladung des Knotenpunktes auf ein hohes Potential das hohe Potential an dem Drain (oder der Source) aufrecht erhält, wozu das Gate- Potential auf das Erdbezugspotential abgesenkt wird, so daß das Bauelement in den nichtleitenden Zustand übergeht.
  • Gemäß der vorliegenden Erfindung wird eine Schaltung zum Aufrechterhalten eines hohen Potentials angegeben, mit:
  • - einem Hochpotential-Knotenpunkt;
  • - einem Anreicherungs-MOS-Transistor zum Aufrechterhalten eines Potentials des Hochpotential-Knotenpunktes, wozu dieser MOS-Transistor nach Aufladung des Knotenpunktes in einen nichtleitenden Zustand gebracht wird, wobei eine Elektrode des MOS-Transistors so angeschlossen ist, daß ein erstes Eingangssignal erhalten wird, und die andere Elektrode mit dem Hochpotential-Knotenpunkt verbunden ist; und
  • - einem Anreicherungs-MOS-Transistor zum Entladen des Hochpotential- Knotenpunktes, wobei bei diesem Transistor eine Elektrode mit dem Erdpotential verbunden ist, die andere Elektrode mit dem Hochpotential-Knotenpunkt verbunden ist, und das Gate so angeschlossen ist, daß ein zweites Eingangssignal erhalten wird;
  • gekennzeichnet durch:
  • - einen Feldabschwächungs-Anreicherungs-MOS-Transistor, der zwischen dem Hochpotential-Knotenpunkt und dem Transistor zum Aufrechterhalten des hohen Potentials gelegen ist; und
  • - ein Aufladungs-Entladungs-Mittel, aus einem zwischen dem Gate des Feldabschwächungstransistors und einer Stromversorgung gelegenen Verarmungs- MOS-Transistor, um das Gate des Feldabschwächungstransistors aufzuladen und zu entladen.
  • Die Fig. 1 und 2 sind Schaltbilder, die herkömmliche Schaltungen zum Aufrechterhalten eines hohen Potentials wiedergeben.
  • Die Fig. 3 ist ein Schaltbild, das die der praktischen Ausführungsform der vorliegenden Erfindung zugrunde liegende Schaltung zum Aufrechterhalten eines hohen Potentials wiedergibt.
  • Die Fig. 4 bis 8 sind Schaltbilder, die alternative Ausführungsformen der vorliegenden Erfindung wiedergeben.
  • Die Fig. 9 ist ein Schaltbild, das eine zusätzliche Schaltungsanordnung wiedergibt, die verwendet wird, wenn in der Signalverzögerungsschaltung mittels der vorliegenden Erfindung eine Hochpotential-Generator- Schaltung vorgesehen wird.
  • Im Folgenden wird eine praktische Ausführungsform der vorliegenden Erfindung als Beispiel ausführlich beschrieben, wobei auf die im Anhang beigefügten Figuren Bezug genommen wird. Die Beschreibung von Einzelheiten unter Bezugnahme auf die Fig. 3 ist gekürzt, da für die Komponenten, die ebenfalls in den Fig. 1 und 2 vorhanden sind, ähnliche Symbole verwendet werden. In der Fig. 3 liegt der Feldabschwächungs-MOS-Transistor Q13 zwischen dem MOS-Transistor Q8 und dem Knotenpunkt N4, und die MOS- Transistoren Q14 und Q15 liegen zwischen dem Gate des MOS-Transistors Q13 und der Stromversorgung Vdd. Das Gate des MOS-Transistors Q14 ist mit der Stromversorgung Vdd verbunden, und auf das Gate des MOS-Transistors Q15 wird das Eingangssignal &Phi;in gegeben. Alle MOS-Transistoren Q1 bis Q14 sind vom Anreicherungs-Typ, im Gegensatz zu dem MOS-Transistor Q15, der ein Verarmungs-MOS-Transistor ist.
  • Im Folgenden wird das Funktionsprinzip unter Bezugnahme auf die oben beschriebene Schaltungsanordnung erklärt. Da das grundlegende Funktionsprinzip dem für die Fig. 1 und 2 beschriebenen Funktionsprinzip ähnlich ist, werden nur die abweichenden Bereiche der Schaltung erklärt. Wenn die Taktgebersignale und in dem hohen Zustand > H< sind, und das Eingangssignal &Phi;in in dem niedrigen Zustand > L< ist, wird das Gate (Knotenpunkt N7) des MOS-Transistors Q13 bis auf das Potential (Vdd-Vth) aufgeladen, da der MOS-Transistor Q14 leitet. Wenn das Eingangssignal &Phi;in ansteigt, erhöht sich ebenfalls die Aufladung an dem Knotenpunkt N7, und zwar infolge der kapazitiven Kopplung zwischen der Verbindung der MOS-Transistoren Q8 und Q13 (Knotenpunkt N8) und dem Knotenpunkt N7. Da der MOS-Transistor Q13 in seinem Triodenbereich arbeitet, steigt zu diesem Zeitpunkt das Potential V4 an dem Knotenpunkt N4 mit der gleichen Geschwindigkeit wie das Eingangssignal &Phi;in an. Durch die Einfügung des MOS-Transistors Q13 ergibt sich folglich weder eine Verminderung des Potentials an dem Knotenpunkt N4, noch eine Verzögerung des Potentialanstiegs. Wenn der MOS-Transistor Q15 ein Verarmungs- Typ mit einer Schwellenspannung Vthd ist, wird er leitend, wenn das Eingangssignal &Phi;in gleich (Vdd + Vthd = Vdd- Vthd ) wird, und dann beginnt das Potential V7 an dem Knotenpunkt N7 auf das Stromversorgungspotential Vdd abzusinken.
  • In dem Augenblick, in dem das Eingangssignal &Phi;in, das heißt, das Potential V8 an dem Knotenpunkt N8, ebenso groß wie das Stromversorgungspotential Vdd wird, wird das Potential V7 ebenso groß wie das Stromversorgungsniveau Vdd, und da der MOS-Transistor Q13 gesperrt wird, kann das hohe Potential an dem Knotenpunkt N4 aufrechterhalten werden. Zu diesem Zeitpunkt wird jedoch das Potential V3 an dem Knotenpunkt N3 ebenso groß wie das Erdbezugspotential Vss, und da das Potential V8 an dem Knotenpunkt N8 nur bis auf ungefähr das Stromversorgungsniveau Vdd ansteigt, kann die Potentialdifferenz zwischen dem Gate und der Source des MOS-Transistors Q8 vermindert werden, verglichen mit einer Situation, in der die MOS- Transistoren Q13 und Q15 weggelassen wurden, wodurch die Zuverlässigkeit der Schaltung erhöht wird.
  • Im Folgenden wird eine Zusammenfassung der Funktionsweise der MOS- Transistoren Q13 bis Q15 wiedergegeben. Der MOS-Transistor Q14 hat die Funktion, den Knotenpunkt N7 aufzuladen, und die elektrische Ladung zu > verriegeln< . Andererseits erhöht der MOS-Transistor Q15 die Aufladung an dem Knotenpunkt N7, die infolge der kapazitiven Kopplung angestiegen ist, bis auf die Stromversorgungsspannung Vdd, so daß dann, wenn das Potential des Knotenpunkts N4 aber das Stromversorgungspotential Vdd ansteigt, die Ladung nicht von dem Knotenpunkt N4 nach dem Knotenpunkt N8 abfließt. Außerdem verhindert der MOS-Transistor Q13, daß das Potential V8 an dem Knotenpunkt N8 weiter als bis auf das Stromversorgungspotential Vdd ansteigt.
  • Bei dieser Schaltungsanordnung wird ein Potentialabfall während der Aufladung des Knotenpunkts N4 und eine Verzögerung des Potentialanstiegs durch den Feldabschwächungs-MOS-Transistor Q13 verhindert. Dies ermöglicht, die Durchbruchspannung zu verbessern durch Verminderung der Potentialdifferenz zwischen dem Gate und der Source des MOS-Transistors Q8, wodurch die Zuverlässigkeit der Schaltung erhöht wird.
  • Bei der vorstehend erwähnten praktischen Ausführungsform ist vorgesehen, das Eingangssignal &Phi;in auf das Gate des MOS-Transistors Q15 zu geben. Da jedoch die Zeitsteuerung des ansteigenden Signals die gleiche wie bei dem Eingangssignal &Phi;in sein sollte, können unter ähnlichen Betriebsbedingungen ähnliche Effekte erhalten werden, wenn das Gate des MOS- Transistors Q15 mit dem Knotenpunkt N4 oder dem Knotenpunkt N8 verbunden wird, wie dies in den Fig. 4 und 5 gezeigt ist.
  • Bei der Schwellenspannung Vthe des MOS-Transistors Q14, und einer Schwellenspannung Vthd des MOS-Transistors Q14 kann außerdem der MOS- Transistor Q14 weggelassen werden, da der Knotenpunkt N7 auf (Vss-Vthd = Vss + Vthd = Vdd-Vthe) aufgeladen wird, selbst während der Voraufladungsperiode, wenn das Eingangssignal &Phi;in in einem niedrigen Zustand > L< ist, vorausgesetzt, die Schwellenspannung des MOS-Transistors Q15 ist auf Vthd eingestellt, so daß die Beziehung ( Vthd = Vdd-Vthe) erfüllt wird. Die Schaltungsanordnungen, die diese Bedingungen erfüllen, sind in den Fig. 6, 7 und 8 wiedergegeben.
  • In der Fig. 9 ist eine weitere Ausführungsform der Signalverzögerungsschaltung wiedergegeben. Dabei ist der Feldabschwächungs-MOS- Transistor Q13 zwischen der Verbindung (Knotenpunkt N4) der MOS-Transistoren Q8 und Q9, und einer Elektrode des MOS-Kondensators C1 vorgesehen. Bei dieser Schaltungsanordnung ist der MOS-Transistor Q12 weggelassen, da der MOS-Transistor Q13 die Funktion des MOS-Transistors Q12 in der Fig. 3 übernimmt. Außerdem ist die Funktionsweise ähnlich wie bei der Schaltung der Fig. 3, wodurch ähnliche Effekte hervorgerufen werden.
  • Die in den Fig. 4 bis 8 wiedergegebenen Änderungen der Ausführungsform der Fig. 3 sind auf die Ausführungsform der Fig. 9 anwendbar.
  • Gemäß der vorliegenden Erfindung, die vorstehend beschrieben wurde, wird eine Schaltung zum Aufrechterhalten eines hohen Potentials verwirklicht, mit der es möglich ist, die Gate-Drain (oder Source)-Durchbruchspannungs-Merkmale eines MOS-Transistors ohne Verlust wesentlicher Schaltungsfunktionen zu verbessern. Der MOS-Transistor bewirkt nicht nur die Aufladung des Hochpotential-Knotenpunktes, sondern auch die Aufrechterhaltung des hohen Potentials an dem Drain (oder der Source), wozu er das Gate-Potential auf das Erdpotential-Bezugsniveau absenkt, so daß der MOS- Transistor in den nichtleitenden Zustand übergeht.

Claims (7)

1. Schaltung zum Aufrechterhalten eines hohen Potentials, mit:
- einem Hochpotential-Knotenpunkt (N4);
- einem Anreicherungs-MOS-Transistor (Q8) zum Aufrechterhalten eines Potentials des Hochpotential-Knotenpunktes (N4), wozu dieser Transistor (Q8) nach Aufladung des Knotenpunktes (N4) in einen nichtleitenden Zustand gebracht wird, wobei eine Elektrode dieses Transistors (Q8) so angeschlossen ist, daß ein erstes Eingangssignal (&Phi;in) erhalten wird, und die andere Elektrode mit dem Hochpotential-Knotenpunkt (N4) verbunden ist; und
- einem Anreicherungs-MOS-Transistor (Q9) zum Entladen des Hochpotential-Knotenpunktes (N4), wobei bei dem MOS-Transistor (Q9) eine Elektrode mit dem Erdpotential (Vss) verbunden ist, die andere Elektrode mit dem Hochpotential-Knotenpunkt (N4) verbunden ist, und das Gate so angeschlossen ist, daß ein zweites Eingangssignal ( ) erhalten wird;
gekennzeichnet durch:
- einen Feldabschwächungs-Anreicherungs-MOS-Transistor (Q13), der zwischen dem Hochpotential-Knotenpunkt (N4) und dem Transistor (Q8) zum Aufrechterhalten eines hohen Potentials gelegen ist; und
- ein Aufladungs-Entladungs-Mittel, das einen zwischen dem Gate des Feldabschwächungstransistors (Q13) und einer Stromversorgung (Vdd) gelegenen Verarmungs-MOS-Transistor (Q15) umfaßt, um das Gate des Feldabschwächungstransistors (Q13) aufzuladen und zu entladen.
2. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß Anspruch 1, wobei der Feldabschwächungstransistor (Q13) zwischen dem Hochpotential- Knotenpunkt (N4) und einem Verbindungs-Knotenpunkt des Transistors (Q8) zum Aufrechterhalten eines hohen Potentials und des Entladungs-Transistors (Q9) gelegen ist.
3. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate des Verarmungs-MOS- Transistors (Q15) so angeschlossen ist, daß das erste Eingangssignal (&Phi;in) erhalten wird.
4. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate des Verarmungs-MOS- Transistors (Q15) mit dem Hochpotential-Knotenpunkt (N4) verbunden ist.
5. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate des Verarmungs-MOS- Transistors (Q15) mit der anderen Elektrode des Transistors (Q8) zum Aufrechterhalten eines hohen Potentials verbunden ist.
6. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß irgendeinem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß das Aufladungs- Entladungs-Mittel auch einen Anreicherungs-MOS-Transistor (Q14) umfaßt, der mit dem Verarmungs-MOS-Transistor (Q15) gekoppelt ist, und ebenfalls zwischen dem Gate des Feldabschwächungstransistors (Q13) und der Stromversorgung (Vdd) gelegen ist, wobei das Gate des Anreicherungs-MOS- Transistors (Q14) ebenfalls mit der Stromversorgung (Vdd) verbunden ist.
7. Schaltung zum Aufrechterhalten eines hohen Potentials gemäß Anspruch 1, dadurch gekennzeichnet, daß sie außerdem einen zweiten Anreicherungs-MOS- Transistor (Q12) umfaßt, der zwischen dem Hochpotential-Knotenpunkt (N4) und dem Entladungs-Transistor (Q9) gelegen ist, und dessen Gate mit der Stromversorgung (Vdd) verbunden ist.
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