JPS61107171A - ピ−ク検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はアナログ電圧のピーク値を検出するピーク検
出回路に関する。

［発明の技術的背景］ アナログ信号を取扱う集積回路において、入力アナログ
信号電圧をディジタル信号に変換する際に入力電圧の最
大値を検出するにはピーク検出回路が用いられる。

第１１図は従来のピーク検出回路の一例を示す回路図で
ある。この回路において入力電圧ｅ１が正極性の方向に
大きくなり演算増幅回路１の出力電圧が大きくなると、
トランジスタ２がオン状態にされてキャパシタ３が充電
される。するとキャパシタ３の端子電圧ｅ２はしだいに
高くなる。この端子電圧ｅ２はボルテージフォロワ回路
として作用する演算増幅回路４によって上記演算増幅回
路１の反転入力端に帰還されているので、上記端子電圧
ｅ２が入力電圧ｅ１よりわずかでも高くなると演算増幅
回路１の出力電圧が低電位となり、これによりトランジ
スタ２がオフ状態にされて上記キャパシタ３の充電が止
まる。このようにして、キャパシタ３には入力電圧ｅ１
の最大値が常に記憶され、この電圧ｅ１と等価な値の電
圧ｅ３がピーク電圧として演算増幅回路４から出力され
る。

なお、第１１図において、演算増幅回路４の出力端と演
算増幅回路１の反転入力端との間に挿入されている抵抗
５と、演算増幅回路１の反転入力端と出力端との間に挿
入されているダイオード６とは、入力電圧ｅ１が上記キ
ャパシタ３の端子電圧ｅ２よりも低い電圧である場合に
演算増幅回路１の出力電圧がアース電圧Ｖｓｓまで振切
ってしまうごとを防止するために設けられている。すな
わち、入力電圧ｅ１が電圧ｅ２よりも低くなると、演算
増幅回路１の出力電圧はｅｌよりもダイオード６の順方
向電圧■Ｆだけ低い値にクランプされる。このため、次
に８１として高い電圧が供給されても、演算増幅回路１
の出力電圧はこれにすぐ応答することができる。また、
第１１図中、トランジスタ２のコレクタと正極性の電源
電圧ＶＤＤ印加点との間に挿入されている抵抗７はキャ
パシタ３への充電電流の値を制限するために設けられて
いる。

他方、第１２図は上記とは異なる従来のピーク検出回路
を示す回路図である。この回路は上記トランジスタ２の
代わりにダイオード８を用いるようにしたものであり、
第１１図とほぼ同様の動作を行なう。

［背景技術の問題点］ ところで、第１１図に示す従来回路で演算増幅器１の出
力電圧が電源電圧ＶＤＤにされているときに、キャパシ
タ３の端子電圧ｅ２はＶｏｏよりもトランジスタ２のベ
ース、エミッタ間電圧ＶＢＥ（通常、約０．７Ｖ）だけ
低い電圧までしか充電されない。従って、時計、電子式
卓上計算器等に用いられている集積回路のように電源電
圧ＶＤＤが例えば３ｖ以下程度の小さな値に設定されて
いる場合にはダイナミックレンジが大幅に低下してしま
う。この結果、時計、電子式卓上計算器等の装置のデー
タの信頼性が低下してしまう。

さらに、上記演算増幅器１をＣＭＯ３ｌｌＩ成のもので
実現する場合にその具体的回路は第１３図のようになる
。この演算増幅器は一対のＮチャネルＭＯＳトランジス
タ１１．１２からなる差動増幅対１３、ゲートに一定の
直流バイアスＶａが供給され上記差動増幅対１３に動作
電流を供給する電流源としてのＮチャネルＭＯＳトラン
ジスタ１４、一対のＰチャネルＭＯＳトランジスタ１５
．１６からなり上記差動増幅対１３の負荷回路となるカ
レントミラー回路１７、上記差動増幅対１３の出力信号
がゲートに供給されるＰチャネルＭＯＳトランジスタ１
８、ゲートに上記直流バイアスＶｅが供給され上記トラ
ンジスタ１８のドレイン負荷となるＮチャネルＭＯ３ト
ランジスタ１９で構成されている。

このような構成の演算増幅器は最も簡単な構成のもので
あるが、それでも素子数が多く、集積回路化する際のチ
ップサイズが大型化するという欠点がある。

他方、第１２図に示す従来の回路でも上記と同様に出力
電圧ｅ３のダイナミックレンジが低下するという欠点が
存在している。しかもこの回路の場合、ＣＭＯＳプロセ
スもしくはＮチャネルＭＯＳプロセスに限定すると、集
積回路化する際に用いられる半導体基板から電気的に分
離されたダイオードを形成することができず、このため
第１２図のような回路は実際に集積回路で実現すること
はできない。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力電圧のダイナミックレンジが十分
に大きく、集積回路化が可能でありかつ集積回路化した
場合にそのチップサイズを小型にできるピーク検出回路
を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明のピーク検出回路にあ
っては、差動回路の一方入力端にピークを検出すべき電
圧を供給し、トランジスタのソースもしくはエミッタを
接地し、このトランジスタのゲートもしくはベースを上
記差動回路の出力端に接続し、上記トランジスタのドレ
インもしくはコレクタと基準電圧印加点との間にキャパ
シタを接続し、上記トランジスタのドレインもしくはコ
レクタと上記キャパシタとの接続点の電圧を帰還回路に
よって上記差動回路の他方入力端に帰還するようにして
いる。

［発明の実施例］ 以下、図面を参照して・この発明の一実施例を説明する
。

第１図はこの発明に係るピーク検出回路の第１の実施例
の構成を示す回路図である。ピークを検出すべき入力電
圧ｅ１１は差動増幅回路３０の反転入力端に供給されて
いる。この差動増幅回路３０の出力端には、ソースが正
極性の電源電圧ｖＤＤ印加点に接続されソース接地され
ているＰチャネルＭＯＳトランジスタ４１のゲートが接
続されている。

またこのトランジスタ４１のドレインとアース電圧Ｖｓ
ｓ印加点との間にはキャパシタ４２が挿入されている。

そして上記トランジスタ４１のドレインとキャパシタ４
２との接続点４３の電圧が出力電圧ｅ１２にされ、この
電圧ｅ１２は上記差動増幅回路３０の非反転入力端に帰
還されている。

第２図は上記実施例における差動増幅回路３０の具体的
構成を示す回路図である。この差動壜幅器は一般的な良
く知られたものであり、一対のＮチャネルＭＯＳトラン
ジスタ３１．３２からなる差動増幅対３３、ゲートに一
定の直流バイアスＶｓが供給され上記差動増幅対３３に
動作電流を供給する電流源としてのＮチャネルＭＯＳト
ランジスタ３４、一対のＰチャネルＭｏＳトランジスタ
３５．３６からなり上記差動増幅対３３の負荷回路とな
るカレントミラー回路３７から構成されている。そして
入力電圧ｅ１１は上記差動増幅対３３の一方のトランジ
スタ３１のゲートに供給され、電圧ｅ１２は同じく他方
のトランジスタ３２のゲートに供給され、出力電圧はト
ランジスタ３１と３５の直列接続点から出力される。

上記のような構成において、差動増幅回路３０は入力電
圧ｅ１１と出力電圧ｅ１２とを比較してトランジスタ４
１のゲートを駆動する。ここでいま、ｅｌｌ〉ｅ１２の
状態のときに差動増幅回路３０の出力電圧はＶｓｓ側に
近い低電圧となり、これによりトランジスタ４１がオン
状態にされる。この結果、キャパシタ４２には電流が流
れ、この電流によってキャパシタ４２が充電されて、ト
ランジスタ４１のドレインとキャパシタ４２との接続点
４３の電圧ｅ１２は順次高くなっていく。

この充電の際に電圧ｅ１２がごくわずかでも入力電圧ｅ
１１より高くなると、差動増幅回路３０の出力電圧はＶ
　ｓ　Ｑ側の電圧からＶｏｏ側の電圧に推移し、これに
よりトランジスタ４１がオフ状態にされてキャパシタ４
２の充電が停止される。このとき、出力電圧ｅ１２の値
はそれ以前の最大値すなわち入力電圧ｅ１１のピーク値
に保持されている。

ここで、上記トランジスタ４１によりキャパシタ４２を
充電する際、トランジスタ４１はソース接地されている
ので、このトランジスタ４１が差動増幅回路３０の出力
電圧によってオン状態にされているときに、このトラン
ジスタ４１のドレインとキャパシタ４２との接続点４３
の電圧ｅｉ１２はほぼ電源電圧ＶＤＤまで十分に上昇す
ることができる。従って、従来回路のように出力電圧が
電源電圧よりも低下することがなく、ダイナミックレン
ジの低下を防止することができる。

しかも前記第１３図のような演算増幅器を用いた従来回
路に比較して、上記実施例回路の差動増幅回路３０はＭ
ＯＳトランジスタの数が２個少なくなっているので、集
積回路化した場合にチップサイズを従来よりも小さくで
きる。さらに上記実施例回路の差動増幅回路３０では第
１３図に示す演算増幅器における電流源用トランジスタ
１８に流れる電流に相当するものがないので、その分だ
け消費電力が少なくなるという効果もある。通常、第１
３図のような演算増幅器では前記電流源用トランジスタ
１４に流れる電流に比較して上記トランジスタ１８に流
れる電流の方が十分に大きくなるように設計されている
ので、消費電力削減の効果は極めて大きい。

第３図はこの発明の第２の実施例の構成を示す回路図で
ある。上記第１の実施例回路ではキャパシタ４２を充電
制御するトランジスタがＭＯＳトランジスタの場合につ
いて説明したが、これは、バイポーラトランジスタを用
いることもできる。

そこでこの実施例回路では上記ＭｏＳトランジスタ４１
の代わりにｐｎｐ型のバイポーラトランジスタ４４を用
いるようにしたものである。このトランジスタ４４のエ
ミッタは電源電圧ｖＤＤ印加点に、ベースは差動増幅回
路３０の出力端に、コレクタはキャパシタ４２の一端に
それぞれ接続されている。

このトランジスタ４４はエミッタ接地の状態で接続され
ているので、この実施例回路でも出力電圧のダイナミッ
クレンジ低下を防止することができる。

第４図は上記第１、第２の実施例回路で用いられる差動
増幅回路３０の他の例を示す回路図である。

前記第２図に示される差動増幅回路では差動増幅対３３
を２個のＮチャネルＭＯＳトランジスタ３１゜３２で構
成している。このため、この両トランジスタ３１．３２
がエンハンスメント型のものである場合にそれぞれのゲ
ートに共にしきい値電圧ｖｔｈ以下の電圧が入力される
と、この差動増幅回路は正常動作をしなくなる。これは
定電流用トランジスタ３４のソース、ドレイン間の電圧
ＶＤ８がアース電圧であるＯＶになり、このトランジス
タ３４に電流が流れなくなるからである。従って、第２
図の差動増幅回路は入力電圧ｅ１１がｖｔｈ以下の場合
には正常に動作しない。

第４図の差動増幅回路はこのような不都合を無くすため
、第２図の回路に対してざらに一対のＰチャネルＭＯＳ
トランジスタ５１．５２からなる差動増幅対５３、ゲー
トに一定の直流バイアスＶ日１が供給され上記差動増幅
対５３に動作電流を供給する電流源としてのＰチャネル
ＭＯＳトランジスタ５４、一対のＮチャネルＭＯＳトラ
ンジスタ５５．５６からなり上記差動増幅対５３の一方
のトランジスタ５１に流れる電流が入力電流として供給
される第１のカレントミラー回路５１、一対のＮチャネ
ルＭＯＳトランジスタ５８．５９からなり上記差動増幅
対５３の他方の・トランジスタ５２に流れる電流が入力
電流として供給される第２のカレントミラー回路６０が
追加されている。そして、上記トランジスタ５１のゲー
トには入力電圧８１１が、トランジスタ５２のゲートに
は出力電圧ｅ１２がそれぞれ供給されており、上記第１
のカレントミラー回路５７の出力端は前記トランジスタ
３２と３６の直列接続点に、上記第２のカレントミラー
回路６０の出力端は前記トランジスタ３１と３５の直列
接続点にそれぞれ接続されている。

このような差動増幅回路において、電圧ｅ１１およびｅ
１２が共にＮチャネルＭｏＳトランジスタのしきい値電
圧ｖｔ　ｈｎ以下にされている場合、上記したようにＮ
チャネルＭｏＳトランジスタ３１゜３２は共にオフ状態
にされる。このときはＰチャネルＭＯＳトランジスタ５
１．５２からなる差動増幅対５３が動作状態にされ、そ
の出力が第１、第２の力レントミラー回路５７．６０を
介して、差動増幅対３３の出力の代わりに負荷回路とし
てのカレントミラー回路３７を駆動する。

電圧ｅ１１およびｅ１２が共にＶＤＤ−１ｖｔｈｐ１以
上にされているとき（ただしｙｔｈｐはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタのしきい値電圧）に
はＰチャネルＭＯＳトランジスタ５１．５２は共にオフ
状態にされ、これによりトランジスタ５５．５６．５８
．５９はすべてオフ状態にされる。このためこの差動増
幅回路は前記第２図のものと等価になり、電圧ｅ１１お
よびｅ１２は差動増幅対３３によって比較増幅される。

電圧ｅ１１およびｅ１２が共にｙｔｈｎ以上でありかつ
ＶＤＤ−ｌＶｔｈｐｌ以下の範囲の値にされている場合
、差動増幅対３３および５３は共に動作し、カレントミ
ラー回路３７には両差動増幅対３３および５３に流れる
′Ｒ流の和のＮ流が流れる。よって、前記トランジスタ
４１のゲートは差動増幅対３３および５３の出力電流の
合成電流によって駆動される。

このように第４図の差動増幅回路は入力電圧ｅ１１がＶ
ＤＤからＶｓｓの全範囲内で正常に動作する。

第５図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路は前記第１の実施例回路において
、トランジスタ４１のソースと電源電圧ＶＤＤ印加点と
の間に定電流源回路４５を挿入して出力電圧ｅ１２の高
電圧側への立ち上がり速度を制限するようにしたもので
ある。

ここで仮に上記定電流源回路４５が設けられていない場
合、出力電圧ｅ１２は非常に速い速度で立ち上がり、差
動増幅回路３０の動作がこれに追い付けなくなることが
ある。すなわち、電圧８１２がｅｌｌより高い電圧にな
っても差動増幅回路３０の出力電圧はすぐに高電圧にな
れないため、電圧ｅ１２がかなり高い電圧になってから
始めてトランジスタ４１がオフ状態にされることがある
。このような状態を防止するため、この実施例回路では
上記定電流源回路４５を設けることにより、出力電圧ｅ
１２の高電圧側への立ち上がり速度ｄｅ１２／ｄｔを次
式で与えられる値に制限するようにしている。

ｄｅ１２／ｃｌｔ−Ｉ／Ｃ”−ま ただし上記１式において、■は定電ｉａ回路４５の出力
電流の値であり、Ｃはキャパシタ４２の値である。

第６図は上記定電流源回路４５の構成を具体的にした上
記第３の実施例回路の回路図である。ここで上記定電流
源回路４５はゲートに一定の直流バイアスＶｅ２が供給
されたＰチャネルＭＯＳトランジスタ４６で構成されて
いる。

第７図はこの発明の第４の実施例の構成を示す回路図で
ある。この実施例回路では上記第１ないし第３の各実施
例回路のように出力電圧ｅ１２をそのまま差動増幅回路
３０の非反転入力端に帰還するのではなく、一対の抵抗
４７．４８からなる電圧分割回路４９においてその抵抗
比に応じて電圧ｅ１２を分割して差動増幅回路３０の非
反転入力端に帰還するようにしたものである。なお、差
動増幅回路３０の非反転入力端には上記分割電圧に対し
て一定の直流バイアスＶ日３が重畳されて供給されてい
る。

このように電圧ｅ１２を分割して差動増幅回路３０に帰
還することにより、出力電圧ｅ１２は抵抗４７の値をＲ
１、抵抗４８の値をＲ２，実際の入力電圧ｅ１１のピー
ク電圧をｅｐとすると次式で与えられる。

ｅ１２−　　［（Ｒ１＋Ｒ２）／Ｒ２コ−［ｅｐ−（Ｒ
１／（Ｒ１＋Ｒ２））・Ｖａ３］ ・・・　２ また、この実施例回路では入力電圧ｅ１１の値が低くな
ると、上記抵抗４７．４８の値の和とキャパシタ４２の
値との積に比例した時定数でもって出力電圧ｅ１２はＶ
ｓｓ側に放電されていく。

第８図はこの発明の第５の実施例の構成を示す回路図で
ある。この実施例回路では上記第１の実施例回路のよう
に出力電圧ｅ１２をそのまま差動増幅回路３０の非反転
入力端に帰還するのではなく、演算増幅器によるボルテ
ージフォロワ回路５０を介して差動増幅回路３０の非反
転入力端に帰還すると共に出力電圧ｅ１２として取り出
すようにしたものである。このため、出力電圧ｅ１２は
低インピーダンスの状態で取り出すことができる。

第９図はこの発明の第６の実施例の構成を示す回路図で
ある。この実施例回路では上記第８図のボルテージフォ
ロワ回路５０を設けると共に第７図の電圧分割回路４９
も設けるようにしたものである。

この実施例における出力電圧ｅ１２は前記第２式と同様
に与えられる。

第１０図はこの発明の第７の実施例の構成を示す回路図
である。この実施例回路では上記第８図のボルテージフ
ォロワ回路５０および第７図の電圧分割回路４９を設け
、電圧分割回路４９で分割された電圧を差動増幅回路３
０の非反転入力端に供給し、抵抗４８の一端には入力電
圧ｅ１１を供給し、差動増幅回路３０の反転入力端に上
記直流バイアスＶＢ３を供給するようにしたものである
。

この実施例による出力電圧ｅ１２は次の第３式で与えら
れ、電圧ｅ１２の極性は上記第９図の実施例回路のもの
に対して反転する。

ｅ１２＝−（Ｒ１／Ｒ２）　・［８ｐ−（（Ｒ１＋Ｒ２
）／Ｒ１）　・Ｖａ３］・・・　３ なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、各実施例回路においてＭＯＳトランジスタのチャネ
ル型もしくはバイポーラトランジスタの極性をそれぞれ
逆にしかつ電源電圧ＶｏｏおよびＶｓｓの印加方法を逆
にしてもよい。

［発明の効果コ 以上説明したようにこの発明によれば、出力電圧のダイ
ナミックレンジが十分に大きく、集積回路化が可能であ
りかつ集積回路化した場合にそのチップサイズを小型に
でき、また消費電力も少なくできるピーク検出回路を提
供することができる。

【図面の簡単な説明】

第１図はこの発明に係るピーク検出回路の第１の実施例
の構成を示す回路図、第２図は上記実施例における差動
増幅回路の具体的構成を示す回路図、第３図はこの発明
の第２の実施例の構成を示す回路図、第４図は上記第１
、第２の実施例回路で用いられる差動増幅回路の他の例
を示す回路図、第５図はこの発明の第３の実施例の構成
を示す回路図、第６図は上記第３の実施例回路の一部の
構成を具体的にした回路図、第７図はこの発明の第４の
実施例の構成を示す回路図、第８図はこの発明の第５の
実施例の構成を示す回路図、第９図はこの発明の第ｄの
実施例の構成を示す回路図、第１０１ｇはこの発明の第
７の実施例の構成を示す回路図、第１１図および第１２
図はそれぞれ従来のピーク検出回路を示す回路図、・第
１３図は上記従来回路で用いられる演算増幅器の構成を
示す回路図である。 ３０・・・差動増幅回路、４１・・・ＰチャネルのＭＯ
Ｓトランジスタ、４２・・・キャパシタ、４４・・・ｐ
ｎｐ型のバイポーラトランジスタ、４５・・・定電流源
回路、４９・・・電圧分割回路、５０・・・演算増幅器
。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３ズ 第４図 第５図 第６図 第７図 第８図

Claims (6)

【特許請求の範囲】
1. （１）一方入力端にピークを検出すべき電圧が供給され
   る差動回路と、ソースもしくはエミッタが接地され、ゲ
   ートもしくはベースが上記差動回路の出力端に接続され
   たトランジスタと、上記トランジスタのドレインもしく
   はコレクタと基準電圧印加点との間に接続されたキャパ
   シタと、上記トランジスタのドレインもしくはコレクタ
   と上記キャパシタとの接続点の電圧を上記差動回路の他
   方入力端に帰還する帰還回路とを具備したことを特徴と
   するピーク検出回路。
2. （２）前記帰還回路が、前記トランジスタのドレインも
   しくはコレクタと上記キャパシタとの接続点の電圧を一
   対の抵抗の抵抗比に応じて分割して上記差動回路の他方
   入力端に帰還する電圧分割回路である特許請求の範囲第
   １項に記載のピーク検出回路。
3. （３）前記帰還回路が、前記トランジスタのドレインも
   しくはコレクタと上記キャパシタとの接続点の電圧を利
   得１で増幅して上記差動回路の他方入力端に帰還するボ
   ルテージフォロワ回路である特許請求の範囲第１項に記
   載のピーク検出回路。
4. （４）前記帰還回路が、前記トランジスタのドレインも
   しくはコレクタと上記キャパシタとの接続点の電圧が供
   給されるボルテージフォロワ回路およびこのボルテージ
   フォロワ回路の出力電圧を一対の抵抗の抵抗比に応じて
   分割して上記差動回路の他方入力端に帰還する電圧分割
   回路で構成されている特許請求の範囲第１項に記載のピ
   ーク検出回路。
5. （５）前記トランジスタのソースもしくはエミッタに電
   流源回路が挿入されている特許請求の範囲第１項に記載
   のピーク検出回路。
6. （６）一方入力端に一定の直流バイアス電圧が供給され
   、他方入力端に第１の抵抗を介してピークを検出すべき
   電圧が供給される差動回路と、ソースもしくはエミッタ
   が接地され、ゲートもしくはベースが上記差動回路の出
   力端に接続されたトランジスタと、上記トランジスタの
   ドレインもしくはコレクタと基準電圧印加点との間に接
   続されたキャパシタと、上記トランジスタのドレインも
   しくはコレクタと上記キャパシタとの接続点の電圧を第
   ２の抵抗を介して上記差動回路の他方入力端に帰還する
   帰還回路とを具備したことを特徴とするピーク検出回路
   。