JP2014112786A - ピークホールド回路 - Google Patents

Abstract

【課題】小振幅信号のピークを取得可能なピークホールド回路を提供する。
【解決手段】ピークホールド回路は、出力電圧V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、V_inを入力としV_inが基準の電圧V_ref以上の時にMn1をオンにする電圧を出力しV_inが基準の電圧より小さい時にMn1をオフにする電圧を出力する電圧比較器１と、V_outを減衰させて電圧比較器の基準に出力する出力−負電源間電圧減衰回路２と、で構成する。
【選択図】図１

Description

本発明は、ピークホールド回路に関するものである。

信号のピーク値を検出しその値を保持するピークホールド回路が計測等の分野で使用されている。従来のピークホールド回路を図２３に示す。電圧比較回路でピークホールド回路の出力電圧V_OUTと入力電圧V_INを比較し、V_OUT＜V_INの時に電圧比較器の出力電圧が高電位となってNMOSトランジスタMn1がオンとなる。この時に正電源電圧から負電源電圧に向かって移動する電荷が容量C1に蓄積されV_OUTが増加する。V_OUT≧V_INの場合では電圧比較器の出力電圧が低電位となって、NMOSトランジスタMn1がオフとなる。この場合では容量C1に蓄積される電荷が増加も減少もしないためV_OUTが保持される。

従来のピークホールド回路で小振幅信号のピークを取得する場合では、電圧増幅回路を使用して所望のV_outが得られるまで信号を増幅する必要があった。例えばピークホールド回路の出力V_outをADコンバータに入力する場合では、V_outの変化ΔV_outがADコンバータの分解能以上になるように電圧増幅回路のゲインを設定する必要がある。トランジスタを使用した電圧増幅回路では出力が電源電圧に近づくほど抑圧されるため、ピーク値が抑圧される問題がある。

また、電圧比較器の入力でのピーク値の抑圧の防止も重要である。信号の周波数が高いほど電圧増幅回路の出力は抑圧されるため、高周波信号のピーク値を取得するのは難しい。高周波動作に適した微細加工技術で製作されたトランジスタは電源電圧の低電圧化を伴うため電圧増幅回路の出力の抑圧が顕著になる。

平井 他，"パルス方式3D Imaging LADARの開発"，第27回レーザセンシングシンポジウム，PB-9，2009年9月，［ｏｎｌｉｎｅ］、［平成２４年１１月１２日検索］、インターネット＜ＵＲＬ：http://www-lidar.nies.go.jp/LRSJ/27thLSS/27th_papers/PB-9.pdf＞

本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、小振幅信号のピークを取得可能なピークホールド回路を提供することにある。

上記の課題を解決するために、第１の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、前記入力信号を入力とし前記入力信号が基準の電圧以上の時に前記スイッチをオンにする電圧を出力し前記入力信号が基準の電圧より小さい時に前記スイッチをオフにする電圧を出力する電圧比較器と、前記出力電圧を減衰させて前記電圧比較器の基準の電圧として出力する出力−負電源間電圧減衰回路とを備えることを特徴とする。

第２の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、前記入力信号を入力とし前記入力信号が基準の電圧未満の時に前記スイッチをオンにする電圧を出力し前記入力信号が基準の電圧より大きい時に前記スイッチをオフにする電圧を出力する電圧比較器と、前記出力電圧を減衰させて前記電圧比較器の基準の電圧として出力する正電源−出力間電圧減衰回路とを備えることを特徴とする。

第３の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、入力電圧信号を電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≧I_outの時には前記スイッチをオンにする電圧を出力しI_in＜I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。

第４の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、入力電圧信号を電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≦I_outの時には前記スイッチをオンにする電圧を出力しI_in＞I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。

第５の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定したしきい値以上の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≧I_outの時には前記スイッチをオンにする電圧を出力しI_in＜I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。

第６の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定したしきい値以下の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≦I_outの時には前記スイッチをオンにする電圧を出力しI_in＞I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。

第７の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加せるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定した正のしきい値以上の入力電圧信号と基準の電圧を比較して前記入力電圧信号が基準の電圧以上の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が基準の電圧よりも小さい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、前記ベースクリッパ入力電圧比較回路にしきい値を与えるしきい値設定回路と、前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の基準の電圧として出力する出力−負電源間電圧減衰回路とを備えることを特徴とする。

第８の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定した負のしきい値以下の入力電圧信号と基準の電圧を比較して前記入力電圧信号が基準の電圧以下の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が基準の電圧よりも大きい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、前記ベースクリッパ入力電圧比較回路にしきい値を与えるしきい値設定回路と、前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の基準の電圧として出力する正電源−出力間電圧減衰回路とを備えることを特徴とする。

第９の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるNMOSトランジスタMn1と、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、入力電圧信号が減少した時にドレイン−ソース間のコンダクタンスが小さくなり電流が流れにくくなるNMOSトランジスタMniと、しきい値以上のピーク値を取得するために前記NMOSトランジスタMniのゲートにバイアス電圧を与えるしきい値設定回路と、前記出力電圧を電流に変換するNMOSトランジスタMnrefおよび抵抗Rcと、自身のドレイン−ソース間のコンダクタンスと前記NMOSトランジスタMniのドレイン−ソース間のコンダクタンスとの比で前記NMOSトランジスタMn1を制御する電圧を出力するPMOSトランジスタMpcと、前記出力電圧から変換された電流に基づいて前記PMOSトランジスタMpcのコンダクタンスを制御するPMOSトランジスタMpmと、レベルシフトとして動作するNMOSトランジスタMnbおよび抵抗Rbとを備えることを特徴とする。

本発明によれば、小振幅信号のピークを取得可能なピークホールド回路を提供することができる。

本発明にかかる第１の実施形態のピークホールド回路を示す図である。 図１のピークホールド回路のタイミングチャートである。 出力−負電源間電圧減衰回路の一例を示す図である。 第１の実施形態の変形例のピークホールド回路を示す図である。 図４のピークホールド回路のタイミングチャートである。 正電源−出力間電圧減衰回路の一例を示す図である。 本発明にかかる第２の実施形態のピークホールド回路を示す図である。 図７のピークホールド回路のタイミングチャートである。 電流入力比較回路、高トランスコンダクタンス電圧電流変換回路および低トランスコンダクタンス電圧電流変換回路の一例を示す図である。 第２の実施形態の変形例のピークホールド回路を示す図である。 図１０のピークホールド回路のタイミングチャートである。 本発明にかかる第３の実施形態のピークホールド回路を示す図である。 図１２のピークホールド回路のタイミングチャートである。 電流入力比較回路、ベースクリッパ型高トランスコンダクタンス電圧電流変換回路および低トランスコンダクタンス電圧電流変換回路との一例を示す図である。 第３の実施形態の変形例のピークホールド回路を示す図である。 図１５のピークホールド回路のタイミングチャートである。 本発明にかかる第４の実施形態のピークホールド回路を示す図である。 図１７のピークホールド回路のタイミングチャートである。 第４の実施形態の第１変形例のピークホールド回路を示す図である。 図１９のピークホールド回路のタイミングチャートである。 第４の実施形態の第２変形例のピークホールド回路を示す図である。 図２１のピークホールド回路のタイミングチャートである。 従来のピークホールド回路を示す図である。

以下、本発明の実施形態にかかるピークホールド回路について図面を参照して説明する。

〔第１の実施形態〕
図１に本発明にかかる第１の実施形態を示す。本ピークホールド回路は、出力電圧V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、V_inを入力としV_inが基準の電圧以上の時にMn1をオンにする電圧を出力しV_inが基準の電圧より小さい時にMn1をオフにする電圧を出力する電圧比較器１と、V_outを減衰させて電圧比較器１の基準の電圧として出力する出力−負電源間電圧減衰回路２と、で構成される。

図１ではスイッチMn1をNMOSトランジスタで記載している。
以下で特に断らない限り電圧とは負電源間電圧を基準とした電圧のことを示す。

図２のタイミングチャートを用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加すると電圧比較器１の基準の電圧V_refがV_inと等しくなるまで電圧比較器はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが増加する。V_refは出力−負電源間電圧減衰回路２の減衰率に従ってV_outを減衰させた電圧であるため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとV_refのほうがV_inよりも大きくなるため電圧比較器１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。出力−負電源間電圧減衰回路２の減衰率を大きくすれば小振幅のV_inに対して大きなV_outが得られる。

出力−負電源間電圧減衰回路２は図３に示すRa1とRa2による抵抗分割でも実現できる。このとき減衰率はRa2/(Ra1+Ra2)で設定できる。図３では、電圧比較器１を演算増幅器としている。

このように本実施形態のピークホールド回路を用いれば、ピーク値の抑圧が生じる電源電圧近傍の電圧信号を出力・入力する必要がない。したがって、小振幅のV_inのピーク値がV_inの振幅と比較してV_outの大きな変化ΔV_outがピーク値の抑圧を受けずに得られる。

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電圧比較器１の出力がMn1をオフにする電圧であればV_inの初期値は負電源電圧でなくてもよい。
図１ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第１の実施形態の変形例〕
図１ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図４の変形例に示すようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合では、正電源−出力間電圧減衰回路３を使用し、リセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。正電源−出力間電圧減衰回路３は正電源電圧とV_out間の電圧を減衰させる回路であり、その出力V_refはV_outよりも正電源電圧に近い。また、電圧比較回路ではV_inがV_ref未満の時にMn1をオンにする電圧を出力し、V_inがV_refより大きい時にMn1をオフにする電圧を出力する。

本変形例の動作を図５のタイミングチャートを用いて説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではV_outは正電圧電源と等電位となっておりC1に電荷は蓄積されていない。V_inが減少すると電圧比較器１の基準の電圧V_refがV_inと等しくなるまで電圧比較器１はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが減少する。V_refは出力−正電源間電圧減衰回路の減衰率に従ってV_outを正電源電圧側に減衰させた電圧であるため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとV_refのほうがV_inよりも小さくなるため電圧比較器１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。正電源−出力間電圧減衰回路３の減衰率を大きくすれば小振幅のV_inに対して大きなΔV_outが得られる。

正電源−出力間電圧減衰回路３は図６に示すRa1とRa2による抵抗分割でも実現できる。このとき減衰率はRa2/(Ra1+Ra2)で設定できる。図６では、電圧比較器１を演算増幅器としている。
また、図４ではMn1のスイッチにNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第２の実施形態〕
図７に本発明にかかる第２の実施形態を示す。本ピークホールド回路は、V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、入力電圧信号V_inを電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路４と、出力電圧信号V_outを電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路５と、I_inを入力としI_outを基準としてI_in≧I_outの時にはMn1をオンにする電圧を出力しI_in＜I_outの時にはMn1をオフにする電圧を出力する電流入力比較回路６と、で構成される。
図７ではスイッチMn1をNMOSトランジスタで記載している。

高トランスコンダクタンス電圧電流変換回路４と低トランスコンダクタンス電圧電流変換回路５では、それぞれV_inとV_outを電流I_inとI_outに変換する。このとき、I_outとV_outの比I_out/V_outはI_inとV_inの比I_in/V_inより小さくなるように設計する。また、I_outの最大値が電流入力比較回路６の入力の最大値以下になるように設計すれば、V_inやI_inの飽和が原因でピークが抑制されることはない。V_outが最大の時にI_outも最大値をとるため、V_outが最大値で飽和している時にはI_outも飽和する。本実施形態ではI_inとI_outが等しくなるまでV_outが増加し、I_inが増加する時I_outも増加する。I_out/V_outの方が小さいためV_inやI_inが飽和する前にV_outとI_outが飽和する。したがって、V_inやI_inの飽和が原因でピークが抑制されることはない。

図８を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加すると高トランスコンダクタンス電圧電流変換回路４によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路６はMn1をオンにする電圧を出力する。このときV_outも増加するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとI_outのほうがI_inよりも大きくなるため電流入力比較回路６はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

高トランスコンダクタンス電圧電流変換回路４は図９に示すように演算増幅器とNMOSトランジスタMcsn1と抵抗R1で形成できる。演算増幅器とMcsn1によりR1にはVinと等しい電圧が印加される。R1に流れる電流と同じ電流が電流入力比較器に入力される。低トランスコンダクタンス電圧電流変換回路５は演算増幅器、NMOSトランジスタMcsn2、抵抗R2、カレントミラーで形成される。演算増幅器とMcsn2によりR2にはVinと等しい電圧が印加される。カレントミラーによりR2に流れる電流と同じ電流が電流入力比較器に入力される。このとき所望のV_outを得るためにR2をR1より大きくして、低トランスコンダクタンス電圧電流変換回路５のトランスコンダクタンスを高トランスコンダクタンス電圧電流変換回路のトランスコンダクタンスよりも低くする。

電流入力比較回路６は例えば、NMOSトランジスタMsbn1、Msbn2、PMOSトランジスタMsbp1、Msbp2で形成される。なお、リセットスイッチRSWは図示省略されている。

このように本実施形態のピークホールド回路を用いれば、ピーク値の抑圧が生じる電源電圧近傍の電圧信号を出力・入力する必要がない。したがって、小振幅のV_inのピーク値がV_inの振幅と比較してV_outの大きな変化ΔV_outがピーク値の抑圧を受けずに得られる。

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電流入力比較回路６の出力がMn1をオフにする電圧であればV_inの初期値は負電源電圧でなくてもよい。
図７ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第２の実施形態の変形例〕
図７ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図１０に示す変形例のようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合ではリセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。また、電流入力比較回路６はI_in＞I_outの時にはMn1をオフにする電圧を出力しI_in≦I_outの時にはMn1をオンにする電圧を出力する。

図１１を用いて変形例の動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少すると高トランスコンダクタンス電圧電流変換回路４によりI_inも減少する。I_in=I_outとなるまで電流入力比較回路６はMn1をオンにする電圧を出力する。このときV_outも減少するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとI_outのほうがI_inよりも小さくなるため電流入力比較回路６はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

また、図１０ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第３の実施形態〕
図１２に本発明にかかる第３の実施形態を示す。本ピークホールド回路は、V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、予め設定したしきい値以上の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路７と、ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７にしきい値を与えるしきい値設定回路８と、出力電圧信号V_outを電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路９と、I_inを入力としI_outを基準としてI_in≧I_outの時にはMn1をオンにする電圧を出力しI_in＜I_outの時にはMn1をオフにする電圧を出力する電流入力比較回路１０と、で構成される。
図１２ではスイッチMn1をNMOSトランジスタで記載している。

ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７以外の動作は図３に示した第２の実施形態と同じである。I_out/V_outをI_in/V_inより小さくなるように設計し、I_outの最大値が電流入力比較回路１０の入力の最大値以下になるように設計すれば、V_inやI_inの飽和が原因でピークが抑制されることはない。

図１３を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加してもしきい値以下であればI_inは変化しない。V_inがしきい値以上になるとベースクリッパ型高トランスコンダクタンス電圧電流変換回路７によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路１０はMn1をオンにする電圧を出力する。このときV_outも増加するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとI_outのほうがI_inよりも大きくなるため電流入力比較回路１０はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

このように本実施形態のピークホールド回路を用いれば、ピーク値の抑圧が生じる電源電圧近傍の電圧信号を出力・入力する必要がない。したがって、小振幅のV_inのピーク値がV_inの振幅と比較してV_outの大きな変化ΔV_outがピーク値の抑圧を受けずに得られる。また、本実施形態によりしきい値以上のピーク値を取得することが可能となる。

ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７は図１４に示すように高トランスコンダクタンス電圧電流変換回路（図９を参照のこと）の前段にダイオードと抵抗Rbで構成されるベースクリッパ回路を挿入することで形成できる。抵抗Rbのダイオードと接続されていいない他方の端子にしきい値設定回路８の出力を接続する。なお、リセットスイッチRSWは図示省略されている。

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電流入力比較回路１０の出力がMn1をオフにする電圧であればV_inは負電源電圧でなくてもよい。
また、図１２ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第３の実施形態の変形例〕
図１２ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図１５に示す変形例のようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合ではリセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。また、電流入力比較回路１０はI_in≦I_outの時にはMn1をオンにする電圧を出力しI_in＞I_outの時にはMn1をオフにする電圧を出力する。

図１６を用いて変形例の動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければI_inは変化しない。V_inがしきい値以下になるとベースクリッパ型高トランスコンダクタンス電圧電流変換回路７によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路１０はMn1をオンにする電圧を出力する。このときV_outも減少するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとI_outのほうがI_inよりも小さくなるため電流入力比較回路１０はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

また、図１５ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。

〔第４の実施形態〕
図１７に本発明にかかる第４の実施形態を示す。本ピークホールド回路では、出力電圧V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すスイッチと、予め設定した正のしきい値以上の入力電圧信号V_inと基準の電圧を比較してV_inが基準の電圧以上の時にMn1をオンにする電圧を出力しV_inが基準の電圧よりも小さい時にMn1をオフにする電圧を出力するベースクリッパ入力電圧比較回路１１と、ベースクリッパ入力電圧比較回路１１にしきい値を与えるしきい値設定回路１２と、V_outを減衰させてベースクリッパ入力電圧比較回路１１の基準の電圧として出力する出力−負電源間電圧減衰回路１３と、で構成される。
図１７ではスイッチMn1をＮＭＯＳトランジスタで記載している。

図１８を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加してもしきい値より小さければベースクリッパ入力電圧比較回路１１の出力はMn1をオフにする電圧を出力し続けV_outは変化しない。V_inがしきい値以上になるとベースクリッパ入力電圧比較回路１１の出力はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが増加する。基準の電圧は出力−負電源間電圧減衰回路１３の減衰率に従ってV_outを減衰させた電圧であるため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めると基準の電圧のほうがV_inよりも大きくなるためベースクリッパ入力電圧比較回路１１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

〔第４の実施形態の第１の変形例〕
図１９に本発明にかかる第４の実施形態の第１の変形例を示す。本ピークホールド回路では、出力電圧V_outを減少させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを減少させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すスイッチと、予め設定した負のしきい値以下の入力電圧信号V_inと基準の電圧を比較してV_inが基準の電圧以下の時にMn1をオンにする電圧を出力しV_inが基準の電圧よりも大きい時にMn1をオフにする電圧を出力するベースクリッパ入力電圧比較回路１４と、ベースクリッパ入力電圧比較回路１４にしきい値を与えるしきい値設定回路１５と、V_outを減衰させてベースクリッパ入力電圧比較回路１４の基準の電圧として出力する正電源−出力間電圧減衰回路１６と、で構成される。
図１９ではスイッチMn1をNMOSトランジスタで記載している。

図２０を用いて動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければベースクリッパ入力電圧比較回路１４の出力はMn1をオフにする電圧を出力し続けV_outは変化しない。V_inがしきい値以下になるとベースクリッパ入力電圧比較回路１４の出力はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが減少する。基準の電圧は正電源−出力間電圧減衰回路の減衰率に従ってV_outを正電源電圧側に減衰させた電圧であるため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めると基準の電圧のほうがV_inよりも小さくなるためベースクリッパ入力電圧比較回路１４はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

〔第４の実施形態の第２の変形例〕
図２１に本発明にかかる第４の実施形態の第２の変形例を示す。本ピークホールド回路では、出力電圧V_outを減少させるときにオンになりV_outを保持する時にオフになるNMOSトランジスタMn1と、V_outを減少させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、しきい値以上のピーク値を取得するためにMniのゲートにバイアス電圧を与えるしきい値設定回路１７と、V_inが減少した時にドレイン−ソース間のコンダクタンスが小さくなり電流が流れにくくなるNMOSトランジスタMniと、V_outを電流に変換するNMOSトランジスタMnrefおよび抵抗Rcと、前記V_outから変換された電流からPMOSトランジスタMpcのコンダクタンスを制御するMpmと、自身のドレイン−ソース間のコンダクタンスとMniのドレイン−ソース間のコンダクタンスとの比でMn1を制御する電圧を出力するMpcと、レベルシフトとして動作するNMOSトランジスタMnbおよびRbと、で構成される。

以下で特に断らないがきりトランジスタのドレイン−ソース間のコンダクタンスをコンダクタンスと記述する。

MpcとMniは比較回路を構成する。初期状態ではMpcのコンダクタンスよりMniのコンダクタンスが大きくなるように設定する。Mniのドレイン電流のゲート−ソース間電圧依存性に基づいて、初期状態においてRcに流れる電流よりも大きなドレイン電流が流れるようにしきい値設定回路の出力によりゲート−ソース間電圧を設定する。V_inが小さくなるとMniのコンダクタンスが小さくなり、Mpcのコンダクタンスと同程度になるとV_cmpが変化しはじめる。V_cmpとV_outの間にNMOSが２段接続されているため、V_cmpがNMOSトランジスタのしきい値の２倍以上になるまでV_outは変化しない。上記の動作によりNMOSトランジスタのしきい値以外にしきい値設定回路の出力のしきい値を用いて、V_inが減少してもV_outが応答しないV_inの範囲を設定できる。

図２２を用いて動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければMniのコンダクタンスは減少するがV_gがMn1のしきい値以下であるためV_outは変化しない。V_inがしきい値以下になるとV_gがMn1のしきい値を超えV_outが減少する。V_outが減少するとRcに流れる電流が小さくなりMcpのコンダクタンスが小さくなる。V_gがMn1のしきい値より小さくなるまでV_outは減少する。ここでV_inに対するMniのコンダクタンスの変化よりもV_outに対するMpcのコンダクタンスの変化を小さく設計することにより、小振幅のV_inに対して大きなV_outの変化ΔV_outが得られる。V_inが増加し始めるとMniのコンダクタンスが大きくなるためV_cmpが小さくなり、V_gはMn1のしきい値より小さくなる。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。

１…電圧比較器
２、１３…出力−負電源間電圧減衰回路
３、１６…正電源−出力間電圧減衰回路
４…高トランスコンダクタンス電圧電流変換回路
５、９…低トランスコンダクタンス電圧電流変換回路
６…電流入力比較回路
７…ベースクリッパ型高トランスコンダクタンス電圧電流変換回路
８、１２、１５、１７…しきい値設定回路
１０…電流入力比較回路
１１、１４…ベースクリッパ入力電圧比較回路
Mn1…スイッチ
RST…リセットスイッチ
C1…容量
Mni、Mnref、Mnb…NMOSトランジスタ
Mpc、Mpm…PMOSトランジスタ
Rb、Rc…抵抗

Claims (9)

1. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   前記入力信号を入力とし前記入力信号が基準の電圧以上の時に前記スイッチをオンにする電圧を出力し前記入力信号が基準の電圧より小さい時に前記スイッチをオフにする電圧を出力する電圧比較器と、
   前記出力電圧を減衰させて前記電圧比較器の基準の電圧として出力する出力−負電源間電圧減衰回路と
   を備えることを特徴とするピークホールド回路。
2. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   前記入力信号を入力とし前記入力信号が基準の電圧未満の時に前記スイッチをオンにする電圧を出力し前記入力信号が基準の電圧より大きい時に前記スイッチをオフにする電圧を出力する電圧比較器と、
   前記出力電圧を減衰させて前記電圧比較器の基準の電圧として出力する正電源−出力間電圧減衰回路と
   を備えることを特徴とするピークホールド回路。
3. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   入力電圧信号を電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路と、
   前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、
   前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≧I_outの時には前記スイッチをオンにする電圧を出力しI_in＜I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路と
   を備えることを特徴とするピークホールド回路。
4. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   入力電圧信号を電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路と、
   前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、
   前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≦I_outの時には前記スイッチをオンにする電圧を出力しI_in＞I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路と
   を備えることを特徴とするピークホールド回路。
5. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   予め設定したしきい値以上の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、
   前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、
   前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、
   前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≧I_outの時には前記スイッチをオンにする電圧を出力しI_in＜I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路と
   を備えることを特徴とするピークホールド回路。
6. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   予め設定したしきい値以下の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、
   前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、
   前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、
   前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≦I_outの時には前記スイッチをオンにする電圧を出力しI_in＞I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路と
   を備えることを特徴とするピークホールド回路。
7. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を増加せるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   予め設定した正のしきい値以上の入力電圧信号と基準の電圧を比較して前記入力電圧信号が基準の電圧以上の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が基準の電圧よりも小さい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、
   前記ベースクリッパ入力電圧比較回路にしきい値を与えるしきい値設定回路と、
   前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の基準の電圧として出力する出力−負電源間電圧減衰回路と
   を備えることを特徴とするピークホールド回路。
8. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、
   前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   予め設定した負のしきい値以下の入力電圧信号と基準の電圧を比較して前記入力電圧信号が基準の電圧以下の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が基準の電圧よりも大きい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、
   前記ベースクリッパ入力電圧比較回路にしきい値を与えるしきい値設定回路と、
   前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の基準の電圧として出力する正電源−出力間電圧減衰回路と
   を備えることを特徴とするピークホールド回路。
9. 入力信号のピークを検出し出力するピークホールド回路であって、
   出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるNMOSトランジスタMn1と、
   前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、
   リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、
   入力電圧信号が減少した時にドレイン−ソース間のコンダクタンスが小さくなり電流が流れにくくなるNMOSトランジスタMniと、
   しきい値以上のピーク値を取得するために前記NMOSトランジスタMniのゲートにバイアス電圧を与えるしきい値設定回路と、
   前記出力電圧を電流に変換するNMOSトランジスタMnrefおよび抵抗Rcと、
   自身のドレイン−ソース間のコンダクタンスと前記NMOSトランジスタMniのドレイン−ソース間のコンダクタンスとの比で前記NMOSトランジスタMn1を制御する電圧を出力するPMOSトランジスタMpcと、
   前記出力電圧から変換された電流に基づいて前記PMOSトランジスタMpcのコンダクタンスを制御するPMOSトランジスタMpmと、
   レベルシフトとして動作するNMOSトランジスタMnbおよび抵抗Rbと
   を備えることを特徴とするピークホールド回路。

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