JPH04132091A - ピークホールド回路 - Google Patents
ピークホールド回路Info
- Publication number
- JPH04132091A JPH04132091A JP2251619A JP25161990A JPH04132091A JP H04132091 A JPH04132091 A JP H04132091A JP 2251619 A JP2251619 A JP 2251619A JP 25161990 A JP25161990 A JP 25161990A JP H04132091 A JPH04132091 A JP H04132091A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- transistors
- collector
- peak hold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ピークホールド回路に関する。より詳細には
、本発明は、高速バイポーラプロセスによる集積回路に
有利な新規なピークホールド回路の構成に関する。
、本発明は、高速バイポーラプロセスによる集積回路に
有利な新規なピークホールド回路の構成に関する。
従来の技術
第３図は、カレントミラー回路と差動増幅回路とを用い
た従来のピークホールド回路の典型的な構成を示す図で
ある。
た従来のピークホールド回路の典型的な構成を示す図で
ある。
同図に示すように、この回路は、ＮＰＮトランジスタＱ
１．およびＱ１□により構成された差動増幅回路と、Ｐ
ＮＰ トランジスタＱＩ３およびＱｌ４により構成され
たアクティブロードとしてのカレントミラー回路とを含
んで構成されている。
１．およびＱ１□により構成された差動増幅回路と、Ｐ
ＮＰ トランジスタＱＩ３およびＱｌ４により構成され
たアクティブロードとしてのカレントミラー回路とを含
んで構成されている。
ここで、差動増幅回路を構成する１対のトランジスタＱ
１１およびＱ１２は、共通に接続されたエミッタを定電
流源１１０の一端に接続されている。定電流源１１゜の
他端は、低圧側電圧源Ｖ。に接続されている。
１１およびＱ１２は、共通に接続されたエミッタを定電
流源１１０の一端に接続されている。定電流源１１゜の
他端は、低圧側電圧源Ｖ。に接続されている。
カレントミラー回路を構成するトランジスタＱ１゜およ
びＱｌ、は、各コレクタをトランジスタＱ１、およびＱ
１２のコレクタにそれぞれ接続され、エミッタを高圧側
電圧源Ｖｃｃに接続され、ベースを互いに共通接続され
ている。また、トランジスタＱｌ。
びＱｌ、は、各コレクタをトランジスタＱ１、およびＱ
１２のコレクタにそれぞれ接続され、エミッタを高圧側
電圧源Ｖｃｃに接続され、ベースを互いに共通接続され
ている。また、トランジスタＱｌ。
のベースとコレクタとは短絡されている。
更に、このピークホールド回路は、トランジスタＱＢの
コレクタにベースを接続されたＮＰＮトランジスタＱＩ
Ｓと、トランジスタＱ１５のエミッタに一端を接続され
他端を低圧側電圧源Ｖ。に接続されたコンデンサＣＩ６
とを備えている。
コレクタにベースを接続されたＮＰＮトランジスタＱＩ
Ｓと、トランジスタＱ１５のエミッタに一端を接続され
他端を低圧側電圧源Ｖ。に接続されたコンデンサＣＩ６
とを備えている。
尚、このピークホールド回路においては、トランジスタ
Ｑ、１０ベースに入力電圧Ｖ ｉ ｈが印加されており
、コンデンサＣＩＯとトランジスタＱＩ５との接続点に
出力電圧Ｖ。ｕｔが発生するように構成されている。ま
た、出力電圧Ｖａｕｔ は、トランジスタ、２のベース
に帰還されている。
Ｑ、１０ベースに入力電圧Ｖ ｉ ｈが印加されており
、コンデンサＣＩＯとトランジスタＱＩ５との接続点に
出力電圧Ｖ。ｕｔが発生するように構成されている。ま
た、出力電圧Ｖａｕｔ は、トランジスタ、２のベース
に帰還されている。
以上のように構成されたピークホールド回路は以下のよ
うに動作する。
うに動作する。
入力端子Ｖ、、、であるトランジスタＱ１．のベース電
圧がトランジスタＱ１２のベース電圧、即ちコンデンサ
ＣＩＯの両端間電圧よりも高い場合、トランジスタＱＩ
ＩおよびトランジスタＱ５．には、トランジスタＱ、２
を流れる電流１，２よりも大きな電流１１１が流れる。
圧がトランジスタＱ１２のベース電圧、即ちコンデンサ
ＣＩＯの両端間電圧よりも高い場合、トランジスタＱＩ
ＩおよびトランジスタＱ５．には、トランジスタＱ、２
を流れる電流１，２よりも大きな電流１１１が流れる。
しかしながら、カレントミラー回路のトランジスタＱ、
には電流Ｉ１１が流れるので、その差〔１１＋ １＋
２］がトランジスタＱ１．のベースに流れ込み、トラン
ジスタＱＩ５はコンデンサ、。を充電する。従って、出
力電圧Ｖ。Ｕ、が上昇する。
には電流Ｉ１１が流れるので、その差〔１１＋ １＋
２］がトランジスタＱ１．のベースに流れ込み、トラン
ジスタＱＩ５はコンデンサ、。を充電する。従って、出
力電圧Ｖ。Ｕ、が上昇する。
やがて、上述のようなコンデンサＣＩＯの充電の結果と
して入力端子Ｖ、。と出力電圧Ｖ。ｕｔ とが等しくな
ると、トランジスタＱ１１を流れる電流Ｉｌ＋とトラン
ジスタＱ、□を流れる電流１１□とが等しくなる。同時
に、トランジスタＱ１３およびＱ１４にも、互いに等し
い電流１．１および１．２がそれぞれ流れ、トランジス
タＱ１５のベースに流れ込む電流はなくなる。従って、
トランジスタＱ１５はコンデンサＣＩＯを充電しなくな
り、出力電圧Ｖ。ｕｔはコンデンサＣＩｏの両端間電圧
に保持される。
して入力端子Ｖ、。と出力電圧Ｖ。ｕｔ とが等しくな
ると、トランジスタＱ１１を流れる電流Ｉｌ＋とトラン
ジスタＱ、□を流れる電流１１□とが等しくなる。同時
に、トランジスタＱ１３およびＱ１４にも、互いに等し
い電流１．１および１．２がそれぞれ流れ、トランジス
タＱ１５のベースに流れ込む電流はなくなる。従って、
トランジスタＱ１５はコンデンサＣＩＯを充電しなくな
り、出力電圧Ｖ。ｕｔはコンデンサＣＩｏの両端間電圧
に保持される。
一方、入力端子Ｖ 、ｈがトランジスタＱ１２のベース
電圧よりも低い場合、トランジスタＱ、２にはトランジ
スタＱＩ＋を流れる電流ＩＩ＋よりも大きな電流１□２
を流すことができる。しかしながら、カレントミラー回
路のトランジスタＱ１．には、トランジスタＱ１１を流
れる電流Ｉｌｌと同じ電流しか流れないので、トランジ
スタＱ１ｓのベースに流れ込む電流はない。従って、ト
ランジスタＱ１ｓは遮断状態となり、コンデンサＣＩＯ
はトランジスタＱ１２のベース−エミッタ聞を介して僅
かに放電するのみとなる。即ち、既に保持されている出
力電圧Ｖ Ｏｕ ｔのピーク値が維持される。
電圧よりも低い場合、トランジスタＱ、２にはトランジ
スタＱＩ＋を流れる電流ＩＩ＋よりも大きな電流１□２
を流すことができる。しかしながら、カレントミラー回
路のトランジスタＱ１．には、トランジスタＱ１１を流
れる電流Ｉｌｌと同じ電流しか流れないので、トランジ
スタＱ１ｓのベースに流れ込む電流はない。従って、ト
ランジスタＱ１ｓは遮断状態となり、コンデンサＣＩＯ
はトランジスタＱ１２のベース−エミッタ聞を介して僅
かに放電するのみとなる。即ち、既に保持されている出
力電圧Ｖ Ｏｕ ｔのピーク値が維持される。
発明が解決しようとする課題
上述のような従来のピークホールド回路は、ＰＮＰトラ
ンジスタにより構成されたカレントミラー回路を含んで
構成されている。しかしながら、集積化されたＰＮＰ
トランジスタは一般に動作が低速であり、また、素子に
より特性のばらつきが大きいことが知られている。
ンジスタにより構成されたカレントミラー回路を含んで
構成されている。しかしながら、集積化されたＰＮＰ
トランジスタは一般に動作が低速であり、また、素子に
より特性のばらつきが大きいことが知られている。
そこで、本発明は、上記従来技術の問題点を解決し、Ｎ
ＰＮトランジスタが主体となる高速バイポーラプロセス
によって集積回路化することができる新規なピークホー
ルド回路を提供することをその目的としている。
ＰＮトランジスタが主体となる高速バイポーラプロセス
によって集積回路化することができる新規なピークホー
ルド回路を提供することをその目的としている。
課題を解決するための手段
即ち、本発明に従うと、一端を低電圧側に接続された定
電流源と、前記定電流源の他端にエミッタを共通され、
各コレクタを第１および第２の抵抗を介して高圧側電圧
源に接続されて差動増幅回路を構成する第１および第２
のトランジスタと、前記第１または第２のトランジスタ
のコレクタにベースを接続され、各コレクタを高圧側電
圧源に接続された第３および第４のトランジスタと、前
記第３のトランジスタのエミッタに第３の抵抗を介して
コレクタを接続され、エミッタを低圧側電圧源に接続さ
れ、ベースとコレクタとを短絡された第５のトランジス
タと、前記第４のトランジスタのエミッタに第４の抵抗
を介してコレクタを接続され、ベースを前記第５のトラ
ンジスタのベースに接続され、エミッタを低圧側電圧源
に接続され、前記第５のトランジスタと共にカレントミ
ラー回路を構成する第６のトランジスタと、前記第６の
トランジスタのコレクタにベースを接続され、エミッタ
を低圧側電圧源に接続された第７のトランジスタと、前
記第７のトランジスタのコレクタに一端を接続され、他
端を高圧側電圧源に接続されたコンデンサと、該コンデ
ンサと並列に接続された第５の抵抗とを備え、前記第１
のトランジスタのベースを電圧入力とし、前記第７のト
ランジスタと前記コンデンサおよび前記第５の抵抗との
接続点を電圧出力とすると共に、前記電圧出力を前記第
２のトランジスタのベースに帰還して構成されるピーク
ホールド回路であり、前記第１から第７までの全てのト
ランジスタがＮＰＮトランジスタであることを特徴とす
るピークホールド回路が提供される。
電流源と、前記定電流源の他端にエミッタを共通され、
各コレクタを第１および第２の抵抗を介して高圧側電圧
源に接続されて差動増幅回路を構成する第１および第２
のトランジスタと、前記第１または第２のトランジスタ
のコレクタにベースを接続され、各コレクタを高圧側電
圧源に接続された第３および第４のトランジスタと、前
記第３のトランジスタのエミッタに第３の抵抗を介して
コレクタを接続され、エミッタを低圧側電圧源に接続さ
れ、ベースとコレクタとを短絡された第５のトランジス
タと、前記第４のトランジスタのエミッタに第４の抵抗
を介してコレクタを接続され、ベースを前記第５のトラ
ンジスタのベースに接続され、エミッタを低圧側電圧源
に接続され、前記第５のトランジスタと共にカレントミ
ラー回路を構成する第６のトランジスタと、前記第６の
トランジスタのコレクタにベースを接続され、エミッタ
を低圧側電圧源に接続された第７のトランジスタと、前
記第７のトランジスタのコレクタに一端を接続され、他
端を高圧側電圧源に接続されたコンデンサと、該コンデ
ンサと並列に接続された第５の抵抗とを備え、前記第１
のトランジスタのベースを電圧入力とし、前記第７のト
ランジスタと前記コンデンサおよび前記第５の抵抗との
接続点を電圧出力とすると共に、前記電圧出力を前記第
２のトランジスタのベースに帰還して構成されるピーク
ホールド回路であり、前記第１から第７までの全てのト
ランジスタがＮＰＮトランジスタであることを特徴とす
るピークホールド回路が提供される。
作用
本発明に係るピークホールド回路は、出力電圧を帰還さ
れた差動増幅回路と、カレントミラー回路と、出力電圧
を保持するためのコンデンサとから構成されている点で
は従来のピークホールド回路と基本的に共通の構成とな
っている。
れた差動増幅回路と、カレントミラー回路と、出力電圧
を保持するためのコンデンサとから構成されている点で
は従来のピークホールド回路と基本的に共通の構成とな
っている。
しかしながら、本発明に係るピークホールド回路は、Ｎ
ＰＮトランジスタにより構成されている。
ＰＮトランジスタにより構成されている。
従って、本発明に係るピークホールド回路は、高速バイ
ポーラプロセスにより集積回路化することができる。尚
、具体的に後述するように、本発明に係るピークホール
ド回路は、基本的に入力信号の負側のピークを検出する
回路である。但し、必要に応じて、例えば、入力側にイ
ンバータを挿入する等することによって正のピークを検
出する回路を構成することもできる。
ポーラプロセスにより集積回路化することができる。尚
、具体的に後述するように、本発明に係るピークホール
ド回路は、基本的に入力信号の負側のピークを検出する
回路である。但し、必要に応じて、例えば、入力側にイ
ンバータを挿入する等することによって正のピークを検
出する回路を構成することもできる。
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に係るピークホールド回路の構成例を
示す図である。
示す図である。
同図に示すように、このピークホールド回路は、トラン
ジスタＱ１およびＱ２により構成された差動増幅回路と
、トランジスタＱ３およびＱ、により構成されたカレン
トミラー回路を含んで構成されている。
ジスタＱ１およびＱ２により構成された差動増幅回路と
、トランジスタＱ３およびＱ、により構成されたカレン
トミラー回路を含んで構成されている。
即ち、このピークホールド回路の初段である差動増幅回
路は、それぞれ抵抗Ｒ３およびＲ６を介してエミッタを
共通に接続された１対のトランジスタＱ１およびＱ２に
より構成されており、トランジスタＱ１、Ｑ２の各コレ
クタは、それぞれ抵抗Ｒ１およびＲ２を介して高圧側電
圧源Ｖ Ｃｅに接続されている。また、トランジスタＱ
＋ 、Ｑ２の共通接続点は、一端を低圧側電圧源Ｖｅｅ
に接続された定電流源工、の他端に接続されている。こ
こで、抵抗Ｒ１とＲ２は互いに同じ抵抗値を有するもの
とし、また、抵抗Ｒ３とＲ４も、互いに同じ抵抗値を有
するものとする。
路は、それぞれ抵抗Ｒ３およびＲ６を介してエミッタを
共通に接続された１対のトランジスタＱ１およびＱ２に
より構成されており、トランジスタＱ１、Ｑ２の各コレ
クタは、それぞれ抵抗Ｒ１およびＲ２を介して高圧側電
圧源Ｖ Ｃｅに接続されている。また、トランジスタＱ
＋ 、Ｑ２の共通接続点は、一端を低圧側電圧源Ｖｅｅ
に接続された定電流源工、の他端に接続されている。こ
こで、抵抗Ｒ１とＲ２は互いに同じ抵抗値を有するもの
とし、また、抵抗Ｒ３とＲ４も、互いに同じ抵抗値を有
するものとする。
一方、カレントミラー回路を構成するトランジスタＱ３
およびＱ４は、各エミッタを低圧側電圧源Ｖ。にそれぞ
れ接続されると共に互いにベースを接続されており、ト
ランジスタＱ３のコレクタとベースとを短絡することに
よってカレントミラー回路を構成している。トランジス
タＱ３およびＱ４の各コレクタは、それぞれ抵抗Ｒ５お
よびＲ６を介してトランジスタＱ５およびＱ６のエミッ
タに接続されている。これらトランジスタＱ５およびＱ
６は、それぞれめベースを、前述のトランジスタＱ２お
よびＱ＋ のコレクタに接続されると共に、各コレクタ
を高圧側電圧源Ｖｃｅに接続されている。尚、抵抗Ｒ５
およびＲ６は、電圧信号を電流信号に変換するために挿
入された抵抗であり、互いに等しい抵抗値を有するもの
とする。
およびＱ４は、各エミッタを低圧側電圧源Ｖ。にそれぞ
れ接続されると共に互いにベースを接続されており、ト
ランジスタＱ３のコレクタとベースとを短絡することに
よってカレントミラー回路を構成している。トランジス
タＱ３およびＱ４の各コレクタは、それぞれ抵抗Ｒ５お
よびＲ６を介してトランジスタＱ５およびＱ６のエミッ
タに接続されている。これらトランジスタＱ５およびＱ
６は、それぞれめベースを、前述のトランジスタＱ２お
よびＱ＋ のコレクタに接続されると共に、各コレクタ
を高圧側電圧源Ｖｃｅに接続されている。尚、抵抗Ｒ５
およびＲ６は、電圧信号を電流信号に変換するために挿
入された抵抗であり、互いに等しい抵抗値を有するもの
とする。
更に、このピークホールド回路は、トランジスタＱ４の
コレクタにベースを接続されたトランジスタＱ、と、そ
のトランジスタＱ７のコレクタと高圧側電圧源Ｖ ＣＣ
との間に並列接続されたコンデンサＣ１および抵抗Ｒ７
とを備えている。ここで、トランジスタＱ７のエミッタ
は低圧側電圧源ｖ、。
コレクタにベースを接続されたトランジスタＱ、と、そ
のトランジスタＱ７のコレクタと高圧側電圧源Ｖ ＣＣ
との間に並列接続されたコンデンサＣ１および抵抗Ｒ７
とを備えている。ここで、トランジスタＱ７のエミッタ
は低圧側電圧源ｖ、。
に接続されており、コレクタはトランジスタＱ２のベー
スに接続されている。このトランジスタＱ７は最終段の
電流増幅を担っている。
スに接続されている。このトランジスタＱ７は最終段の
電流増幅を担っている。
尚、このピークホールド回路にふいては、トランジスタ
Ｑ１のベースに入力電圧Ｖ ｉ ｎが印加されており、
コンデンサＣ１およびトランジスタ０゜の接続点に出力
電圧Ｖ。ｕｔが発生するように構成されている。また、
トランジスタＱ２のベースには、出力電圧Ｖ。ｕｔが負
帰還されている。
Ｑ１のベースに入力電圧Ｖ ｉ ｎが印加されており、
コンデンサＣ１およびトランジスタ０゜の接続点に出力
電圧Ｖ。ｕｔが発生するように構成されている。また、
トランジスタＱ２のベースには、出力電圧Ｖ。ｕｔが負
帰還されている。
以上のように構成された本発明に係るピークホールド回
路は、カレントミラー回路を含めてすべてＮＰＮトラン
ジスタにより構成されている。以下にその動作を説明す
る。
路は、カレントミラー回路を含めてすべてＮＰＮトラン
ジスタにより構成されている。以下にその動作を説明す
る。
第１図に示したピークホールド回路において、出力電圧
Ｖ。Ｕ、が入力電圧Ｖ１ｎよりも高い場合、初段差増幅
回路に接続されたトランジスタＱ５のエミッタ電位とＱ
６のエミッタ電位との間に電位差が生じる。一方、トラ
ンジスタＱ、およびＱ４のコレクタ電位は、トランジス
タＱ３およびＱ７によりエミッターベース間電圧ＶＢＨ
に固定されている。従って、抵抗Ｒ５を流れる電流１、
と抵抗Ｒ８を流れる電流１２との間に差が生じる。ここ
で、出力電圧Ｖ。Ｕ、は入力電圧Ｖｌｈよりも高いので
、トランジスタＱ５のエミッタ電位よりもトランジスタ
Ｑ６のエミッタ電位の方が高く、１２〉１１ となる。
Ｖ。Ｕ、が入力電圧Ｖ１ｎよりも高い場合、初段差増幅
回路に接続されたトランジスタＱ５のエミッタ電位とＱ
６のエミッタ電位との間に電位差が生じる。一方、トラ
ンジスタＱ、およびＱ４のコレクタ電位は、トランジス
タＱ３およびＱ７によりエミッターベース間電圧ＶＢＨ
に固定されている。従って、抵抗Ｒ５を流れる電流１、
と抵抗Ｒ８を流れる電流１２との間に差が生じる。ここ
で、出力電圧Ｖ。Ｕ、は入力電圧Ｖｌｈよりも高いので
、トランジスタＱ５のエミッタ電位よりもトランジスタ
Ｑ６のエミッタ電位の方が高く、１２〉１１ となる。
トランジスタＱ３ 、Ｑ４ はカレントミラー回路を構
成しているので、トランジスタＱ？のベースには１３＝
ｉ２−ｉ、なる電流１３が流れ込む。
成しているので、トランジスタＱ？のベースには１３＝
ｉ２−ｉ、なる電流１３が流れ込む。
従って、トランジスタＱ、の電流増幅作用により、コン
デンサＣ１および抵抗Ｒ７には、ｉ、＝β１３なる電流
１４が流れてコンデンサＣ１が放電されるので出力電圧
Ｖａｕｔが下る。出力電圧Ｖ ｏ ｕ ｔは負帰還によ
りトランジスタＱ２のベースに接続されているので、入
力電圧Ｖ ＬＲと出力電圧Ｖ。ｕｔ とが同じになると
電流ｉ４は流れなくなり、出力電圧Ｖ。ｕｔが安定する
。
デンサＣ１および抵抗Ｒ７には、ｉ、＝β１３なる電流
１４が流れてコンデンサＣ１が放電されるので出力電圧
Ｖａｕｔが下る。出力電圧Ｖ ｏ ｕ ｔは負帰還によ
りトランジスタＱ２のベースに接続されているので、入
力電圧Ｖ ＬＲと出力電圧Ｖ。ｕｔ とが同じになると
電流ｉ４は流れなくなり、出力電圧Ｖ。ｕｔが安定する
。
また、入力電圧Ｖ ｒ ｎが出力電圧Ｖ。Ｕ、よりも高
い場合は、トランジスタＱ３、Ｑ、およびＱ、による上
述のような電流増幅作用は生じない。従って電流１４は
流れず、出力電圧Ｖ ａ ｕ ｔはコンデンサＣ１によ
り保持される。
い場合は、トランジスタＱ３、Ｑ、およびＱ、による上
述のような電流増幅作用は生じない。従って電流１４は
流れず、出力電圧Ｖ ａ ｕ ｔはコンデンサＣ１によ
り保持される。
以上のようにして、このピークホールド回路は、第２図
（ａ）に示すように、電圧ＶＬ とｖ８との間で変動す
る入力電圧Ｖｌｈに対して、第２図ら）に示すように、
その最低レベルＶ、を出力電圧Ｖ ａ ｕ ｔとして出
力する。
（ａ）に示すように、電圧ＶＬ とｖ８との間で変動す
る入力電圧Ｖｌｈに対して、第２図ら）に示すように、
その最低レベルＶ、を出力電圧Ｖ ａ ｕ ｔとして出
力する。
発明の詳細
な説明したように、本発明に係るピークホールド回路は
、全てＮＰＮ トランジスタにより構成されている。従
って、高速バイポーラプロセスにより集積化することが
でき、アナログ信号処理の分野において、特に高速信号
処理に有利に使用することができる。
、全てＮＰＮ トランジスタにより構成されている。従
って、高速バイポーラプロセスにより集積化することが
でき、アナログ信号処理の分野において、特に高速信号
処理に有利に使用することができる。
第１図は、本発明に係るピークホールド回路の具体的な
構成例を示す回路図であり、 第２図（ａ）および（ｂ）は、第１図に示した回路の入
力電圧Ｖいおよび出力電圧Ｖ。Ｕ、の信号波形をそれぞ
れ示す図であり、 第３図は、従来のピークホールド回路の典型的な構成を
示す図である。 〔主な参照符号〕 Ｃ，、Ｃ，、・・・コンデンサ、 １１％ＩＩＯ・・・定電流源、 Ｑｌｓ Ｑａ、Ｑ８、Ｑｌ、Ｑ５、Ｑ６、Ｑｌ、Ｑｌｌ
、Ｑ１２、Ｑ、ｓ−−−ＮＰＮトランジスタＱ１３、Ｑ
ｌ４・・・ＰＮＰ トランジスタ、Ｒ１、Ｒ２、Ｒ８、
Ｒ１、Ｒ３、Ｒ６、Ｒ１・・抵抗、特許出願人 住友
電気工業株式会社
構成例を示す回路図であり、 第２図（ａ）および（ｂ）は、第１図に示した回路の入
力電圧Ｖいおよび出力電圧Ｖ。Ｕ、の信号波形をそれぞ
れ示す図であり、 第３図は、従来のピークホールド回路の典型的な構成を
示す図である。 〔主な参照符号〕 Ｃ，、Ｃ，、・・・コンデンサ、 １１％ＩＩＯ・・・定電流源、 Ｑｌｓ Ｑａ、Ｑ８、Ｑｌ、Ｑ５、Ｑ６、Ｑｌ、Ｑｌｌ
、Ｑ１２、Ｑ、ｓ−−−ＮＰＮトランジスタＱ１３、Ｑ
ｌ４・・・ＰＮＰ トランジスタ、Ｒ１、Ｒ２、Ｒ８、
Ｒ１、Ｒ３、Ｒ６、Ｒ１・・抵抗、特許出願人 住友
電気工業株式会社
Claims (1)
- 【特許請求の範囲】 一端を低電圧側に接続された定電流源と、 前記定電流源の他端にエミッタを共通され、各コレクタ
を第１および第２の抵抗を介して高圧側電圧源に接続さ
れて差動増幅回路を構成する第１および第２のトランジ
スタと、 前記第１または第２のトランジスタのコレクタにベース
を接続され、各コレクタを高圧側電圧源に接続された第
３および第４のトランジスタと、前記第３のトランジス
タのエミッタに第３の抵抗を介してコレクタを接続され
、エミッタを低圧側電圧源に接続され、ベースとコレク
タとを短絡された第５のトランジスタと、前記第４のト
ランジスタのエミッタに第４の抵抗を介してコレクタを
接続され、ベースを前記第５のトランジスタのベースに
接続され、エミッタを低圧側電圧源に接続され、前記第
５のトランジスタと共にカレントミラー回路を構成する
第６のトランジスタと、前記第６のトランジスタのコレ
クタにベースを接続され、エミッタを低圧側電圧源に接
続された第７のトランジスタと、 前記第７のトランジスタのコレクタに一端を接続され、
他端を高圧側電圧源に接続されたコンデンサと、 該コンデンサと並列に接続された第５の抵抗とを備え、 前記第１のトランジスタのベースを電圧入力とし、前記
第７のトランジスタと前記コンデンサおよび前記第５の
抵抗との接続点を電圧出力とすると共に、前記電圧出力
を前記第２のトランジスタのベースに帰還して構成され
るピークホールド回路であり、 前記第１から第７までの全てのトランジスタがＮＰＮト
ランジスタであることを特徴とするピークホールド回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251619A JPH04132091A (ja) | 1990-09-20 | 1990-09-20 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251619A JPH04132091A (ja) | 1990-09-20 | 1990-09-20 | ピークホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132091A true JPH04132091A (ja) | 1992-05-06 |
Family
ID=17225523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251619A Pending JPH04132091A (ja) | 1990-09-20 | 1990-09-20 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
| JP2012114684A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | ピークホールド回路及びボトムホールド回路 |
-
1990
- 1990-09-20 JP JP2251619A patent/JPH04132091A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
| JP2012114684A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | ピークホールド回路及びボトムホールド回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2559392B2 (ja) | ブリツジ増幅器 | |
| JPS62287705A (ja) | Ｂｔｌ増幅回路 | |
| US4539529A (en) | Semiconductor amplifier circuit | |
| US4013973A (en) | Amplifier arrangement | |
| JPH04132091A (ja) | ピークホールド回路 | |
| JPH03788B2 (ja) | ||
| US4017749A (en) | Transistor circuit including source voltage ripple removal | |
| JPH052588U (ja) | 全波整流回路 | |
| JP2661358B2 (ja) | レベルシフト回路 | |
| EP0750393A2 (en) | A high voltage operational amplifier output stage | |
| JPH04229709A (ja) | 差動増幅器 | |
| JPS6130325Y2 (ja) | ||
| JP2602984Y2 (ja) | 差動増幅回路 | |
| JP2569944B2 (ja) | カレントミラー回路 | |
| JPS6157111A (ja) | 比較器 | |
| JP2844796B2 (ja) | 増幅回路 | |
| JPH0514075A (ja) | 差動増幅回路 | |
| JPS6034284B2 (ja) | 増幅回路 | |
| JPH01278108A (ja) | 差動増幅回路 | |
| JPH0736499B2 (ja) | 電力増幅回路 | |
| JPH0220906A (ja) | エミッタフォロア回路 | |
| JPS6034285B2 (ja) | 増幅回路 | |
| JPS6282805A (ja) | 入力回路 | |
| JPH0585131U (ja) | エミッタ結合論理回路 | |
| JPH0522275B2 (ja) |