JPS6034285B2 - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS6034285B2 JPS6034285B2 JP50136907A JP13690775A JPS6034285B2 JP S6034285 B2 JPS6034285 B2 JP S6034285B2 JP 50136907 A JP50136907 A JP 50136907A JP 13690775 A JP13690775 A JP 13690775A JP S6034285 B2 JPS6034285 B2 JP S6034285B2
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- Japan
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- transistor
- resistor
- amplifier circuit
- transistors
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Description
【発明の詳細な説明】
本発明は差動増幅回路を含む２電源回路構成の増幅回路
に関し、特に電源投入時に発生するノイズが出力として
現われるのを防止しうるようになされた増幅回路に関す
るものである。
に関し、特に電源投入時に発生するノイズが出力として
現われるのを防止しうるようになされた増幅回路に関す
るものである。
この種の増幅回路において、電源投入時に、それに併な
って発生するいわゆるショクノィズが発生するが、その
ノイズが出力として現われるのを防止するために、従来
は、例えば出力側にリレー等の手段を設け、そのノイズ
の存続期間のあいだ、その手段により出力側を開放せし
めるような方策が講じられていた。
って発生するいわゆるショクノィズが発生するが、その
ノイズが出力として現われるのを防止するために、従来
は、例えば出力側にリレー等の手段を設け、そのノイズ
の存続期間のあいだ、その手段により出力側を開放せし
めるような方策が講じられていた。
しかしながら、そのような手段は高価であり、しかもそ
の手段を動作させるために附加的な回路が必要とされ、
さらにその分だけ高価となり、かつ構成が複雑となる欠
点があった。本発明はこのような欠点を効果的に一掃せ
しめた増幅回路を提供することを目的とするものである
。
の手段を動作させるために附加的な回路が必要とされ、
さらにその分だけ高価となり、かつ構成が複雑となる欠
点があった。本発明はこのような欠点を効果的に一掃せ
しめた増幅回路を提供することを目的とするものである
。
以下図面を参照して本発明の実施例について説明しよう
。
。
図面において、Ｔ，およびＬはそれぞれ入力端子および
出力端子であり、（十）および（一）はそれぞれ電源の
（十）端子および（一）端子である。１は第１のトラン
ジスタＱ．、第２のトランジスタＱ２および第３のトラ
ンジスタＱ３で構成された差動増幅回路であり、第１の
トランジスタＱ，と第２のトランジスタＱ２とはそれら
のェミッタを互いに接続され、そのェミッタの接続点に
第３のトランジスタＱのコレクタが接続されている。
出力端子であり、（十）および（一）はそれぞれ電源の
（十）端子および（一）端子である。１は第１のトラン
ジスタＱ．、第２のトランジスタＱ２および第３のトラ
ンジスタＱ３で構成された差動増幅回路であり、第１の
トランジスタＱ，と第２のトランジスタＱ２とはそれら
のェミッタを互いに接続され、そのェミッタの接続点に
第３のトランジスタＱのコレクタが接続されている。
第１のトランジスタＱ，のコレクタには第４のトランジ
スタＱ４のベースが接続され、第３のトランジスタＱ３
のェミッタには第５のトランジスタＱ５のベースが接続
されている。これらの第４および第５のトランジスタＱ
４およびＱ５は、例えば第６および第７のトランジスタ
ＱおよびＱ７で構成された電力増幅回路のためのドライ
バーとして作用するようになされたものである。第４の
トランジスタＱのェミッタは電源の（十）端子に接続さ
れ、第５のトランジスタＱ５のェミッタは電源の（一）
端子に接続され、さらにそれらの第４および第５のトラ
ンジスタのコレクタは抵抗Ｒ５およびＲ６を通じて互い
に接続され、かつ第４のトランジスタＱのコレクタは第
６のトランジスタＱのベースに、第５のトランジスタＱ
５のコレクタは第７のトランジスタＱ７のベースにそれ
ぞれ接続されている。第６および第７のトランジスタＱ
およびＱ７はそれらのエミツタを互いに接続されかつコ
レクタをそれぞれ電源の（十）端子および（一）端子に
接続されている。入力端子Ｔ，は第１のトランジスタＱ
，のベースに接続されている。また、第２のトランジス
タＱ２のベースは抵抗Ｒ８とコンデンサＣ２の直列回路
を介して接地されているとともに、抵抗Ｒ７を介して第
６および第７のトランジスタＱ６およびＱ７のェミッタ
の俵箱も点に接続され、その接続点から出力端子Ｌが導
出されている。第２のトランジスタＱ２のコレクタは順
方向に配置されたダイオードＤ，を介して、第１のトラ
ンジスタＱ，のコレクタは抵抗Ｒ，とそのダイオードＤ
，を介してそれぞれ電源の（十）端子に接続されている
。
スタＱ４のベースが接続され、第３のトランジスタＱ３
のェミッタには第５のトランジスタＱ５のベースが接続
されている。これらの第４および第５のトランジスタＱ
４およびＱ５は、例えば第６および第７のトランジスタ
ＱおよびＱ７で構成された電力増幅回路のためのドライ
バーとして作用するようになされたものである。第４の
トランジスタＱのェミッタは電源の（十）端子に接続さ
れ、第５のトランジスタＱ５のェミッタは電源の（一）
端子に接続され、さらにそれらの第４および第５のトラ
ンジスタのコレクタは抵抗Ｒ５およびＲ６を通じて互い
に接続され、かつ第４のトランジスタＱのコレクタは第
６のトランジスタＱのベースに、第５のトランジスタＱ
５のコレクタは第７のトランジスタＱ７のベースにそれ
ぞれ接続されている。第６および第７のトランジスタＱ
およびＱ７はそれらのエミツタを互いに接続されかつコ
レクタをそれぞれ電源の（十）端子および（一）端子に
接続されている。入力端子Ｔ，は第１のトランジスタＱ
，のベースに接続されている。また、第２のトランジス
タＱ２のベースは抵抗Ｒ８とコンデンサＣ２の直列回路
を介して接地されているとともに、抵抗Ｒ７を介して第
６および第７のトランジスタＱ６およびＱ７のェミッタ
の俵箱も点に接続され、その接続点から出力端子Ｌが導
出されている。第２のトランジスタＱ２のコレクタは順
方向に配置されたダイオードＤ，を介して、第１のトラ
ンジスタＱ，のコレクタは抵抗Ｒ，とそのダイオードＤ
，を介してそれぞれ電源の（十）端子に接続されている
。
さらに、第３のトランジスタＱのェミッタは抵抗Ｒ２と
順方向に配置されたダイオードＤ２との直列回路を介し
て電源の（一）端子に接続されている。第３のトランジ
スタＱ３のベースは抵抗Ｒ３を介して接地されていると
ともに、順方向に配置されたダイオードＤ３とコンデン
サＣ，および抵抗Ｋ４の並列回路とを介して電源の（一
）端子に穣続されている。次に、上述した本発明の実施
例による増幅回路の動作について説明しよう。
順方向に配置されたダイオードＤ２との直列回路を介し
て電源の（一）端子に接続されている。第３のトランジ
スタＱ３のベースは抵抗Ｒ３を介して接地されていると
ともに、順方向に配置されたダイオードＤ３とコンデン
サＣ，および抵抗Ｋ４の並列回路とを介して電源の（一
）端子に穣続されている。次に、上述した本発明の実施
例による増幅回路の動作について説明しよう。
入力端子Ｔ，に到来した信号は、差動増幅回路１で増幅
され、その増幅された信号が第１のトランジスタＱ，の
コレクタから第４のトランジスタＱ４のベースに送られ
る。この場合、第５のトランジスタＱ５は第４のトラン
ジスタＱに対して負荷抵抗として作用している。第４の
トランジスタＱ４の出力は第６および第７のトランジス
タＱおよびＱ７のベースに与えられ、それによってそれ
らの第６および第７のトランジスタはプッシュプル動作
をなさしめられ、かくして第４のトランジスタＱからの
信号が電力増幅されて出力端子Ｌから取り出される。こ
の動作において、電源からの電流がダイオードＤ，を通
じて第１および第２のトランジスタＱ，およびＱ２のコ
レクタ・ヱミッタ間に実質的に等しい割合で流れる。こ
の場合、第１のトランジスタＱ，および第２のトランジ
スタＱ２にそれぞれ流れる電流の和の大きさは第３のト
ランジスタＱによって定められる。上述した回路構成に
おいては、通常、第４のトランジスタＱ４と第５のトラ
ンジスタＱとは極性を異にするのみで、動作特性の等し
いものが用いられ、第５のトランジスタＱ５は抵抗Ｒ５
およびＲ６に一定の電流を流すための定電流源として作
用するようになされている。ところで、第４のトランジ
スタＱ４のベースに対する直流バイアス電圧はダイオー
ドＤ，と抵抗Ｒ，とによって与えられている。いま、第
１のトランジスタＱ，に流れる電流をｉ，とし、第２の
トランジスタＱ２に流れる電流をｉ２とすると、、ダィ
オードＤ，の両端には（ｉ，十ｉ２）×（ダイオードＤ
．の内部抵抗）に等しい電圧ｖ，が生じ、抵抗Ｒ．の両
端にはＲ，×ｉ，に等しい電圧ｖ２が生じているので、
第４のトランジスタＱ４のベースバイアス電圧はｖ，十
ｖ２となる。次に第５のトランジスタＱ５について考え
ると、抵抗Ｒ２とダイオードＤ２との直列回路には電流
ｉ，十ｉ２が流れる。ダイオードＤ，とダイオードＤ２
とを同一のものとすると、それらの端子電圧は等しくな
り、この場合、抵抗Ｒ２の端子電圧は（ｉ，十ｉ２）×
Ｒ２であるから、抵抗Ｒ２の値を抵抗Ｒ，の値の１′２
に選ぶことにより、抵抗Ｒ２の端子電圧を抵抗Ｒ，のそ
れに常に等しくすることができる。かくして、第４のト
ランジスタＱ４のベース電圧と第５のトランジスタＱ５
のベース電圧とは常時等しい大きさに維持されアンバラ
ンスの発生か効果的に防止されうる。もし第４のトラン
ジスタＱのベース電圧と第５のトランジスタＱ５のベー
ス電圧が電源投入時に等しくなく、例えば第４のトラン
ジスタＱ４の方が先に導通せしめられたとすると、電源
投入直後にそのトランジスタＱが急峻な立上りの電圧を
生じ、それによってショックノイズあるいはポップノイ
ズが生ぜしめられることになる。ここで電源投入時につ
いてみると、電流がアースから抵抗Ｒ３を通り、ダイオ
ードＤ３−コンデンサＣ，およびダイオードＤ３一抵抗
Ｒ４に流れる。
され、その増幅された信号が第１のトランジスタＱ，の
コレクタから第４のトランジスタＱ４のベースに送られ
る。この場合、第５のトランジスタＱ５は第４のトラン
ジスタＱに対して負荷抵抗として作用している。第４の
トランジスタＱ４の出力は第６および第７のトランジス
タＱおよびＱ７のベースに与えられ、それによってそれ
らの第６および第７のトランジスタはプッシュプル動作
をなさしめられ、かくして第４のトランジスタＱからの
信号が電力増幅されて出力端子Ｌから取り出される。こ
の動作において、電源からの電流がダイオードＤ，を通
じて第１および第２のトランジスタＱ，およびＱ２のコ
レクタ・ヱミッタ間に実質的に等しい割合で流れる。こ
の場合、第１のトランジスタＱ，および第２のトランジ
スタＱ２にそれぞれ流れる電流の和の大きさは第３のト
ランジスタＱによって定められる。上述した回路構成に
おいては、通常、第４のトランジスタＱ４と第５のトラ
ンジスタＱとは極性を異にするのみで、動作特性の等し
いものが用いられ、第５のトランジスタＱ５は抵抗Ｒ５
およびＲ６に一定の電流を流すための定電流源として作
用するようになされている。ところで、第４のトランジ
スタＱ４のベースに対する直流バイアス電圧はダイオー
ドＤ，と抵抗Ｒ，とによって与えられている。いま、第
１のトランジスタＱ，に流れる電流をｉ，とし、第２の
トランジスタＱ２に流れる電流をｉ２とすると、、ダィ
オードＤ，の両端には（ｉ，十ｉ２）×（ダイオードＤ
．の内部抵抗）に等しい電圧ｖ，が生じ、抵抗Ｒ．の両
端にはＲ，×ｉ，に等しい電圧ｖ２が生じているので、
第４のトランジスタＱ４のベースバイアス電圧はｖ，十
ｖ２となる。次に第５のトランジスタＱ５について考え
ると、抵抗Ｒ２とダイオードＤ２との直列回路には電流
ｉ，十ｉ２が流れる。ダイオードＤ，とダイオードＤ２
とを同一のものとすると、それらの端子電圧は等しくな
り、この場合、抵抗Ｒ２の端子電圧は（ｉ，十ｉ２）×
Ｒ２であるから、抵抗Ｒ２の値を抵抗Ｒ，の値の１′２
に選ぶことにより、抵抗Ｒ２の端子電圧を抵抗Ｒ，のそ
れに常に等しくすることができる。かくして、第４のト
ランジスタＱ４のベース電圧と第５のトランジスタＱ５
のベース電圧とは常時等しい大きさに維持されアンバラ
ンスの発生か効果的に防止されうる。もし第４のトラン
ジスタＱのベース電圧と第５のトランジスタＱ５のベー
ス電圧が電源投入時に等しくなく、例えば第４のトラン
ジスタＱ４の方が先に導通せしめられたとすると、電源
投入直後にそのトランジスタＱが急峻な立上りの電圧を
生じ、それによってショックノイズあるいはポップノイ
ズが生ぜしめられることになる。ここで電源投入時につ
いてみると、電流がアースから抵抗Ｒ３を通り、ダイオ
ードＤ３−コンデンサＣ，およびダイオードＤ３一抵抗
Ｒ４に流れる。
第３のトランジスタＱ３のベース・ェミツタ間電圧は、
電源投入前には奏であり、投入すると、その時点からあ
る時間の後に現われて、その点をカットオフ点として、
そのトランジスタのｌｃ−ＶＢＥ曲線に沿って増大する
。その場合、電源投入により／ィズが発生するが、その
ノイズの存続期間は、上記カットオフ点に達するまでの
時間よりも相当に大であるから、そのノイズの存続期間
に対応する時間またはそれより若干長い時間のあいだ、
第３のトランジスタＱをオフにすれば、電源投入時にそ
れに併なって発生するショックノイズが増幅回路の出力
として現われるのを防止することができる。これがため
に、本発明のこの実施例においては、前述のようにコン
デンサＣ，、抵抗Ｒ４、抵抗Ｒ３およびダイオードＤ３
で構成された遅延回路が第３のトランジスタＱ３のベー
スに接続して設けられ、かつその遅延回路の遅延時間が
、上述のようにノイズの存続期間に等しいかあるいはそ
れより若干大きくなるように、その遅延回路を構成する
前記各素子の定数を選定しておくものである。以上の説
明から理解されるように、本発明によれば、冒頭におい
て述べた従来技術のようなリレー等の高価な手段、およ
びそれに付随する付加回路を用いることなく、時定数回
路で構成されうる簡単かつ廉価な遅延回路を設けること
によって、電源投入時のショックノイズが出力として現
われるのを確実に防止することができるという優れた利
益を奏することができる。
電源投入前には奏であり、投入すると、その時点からあ
る時間の後に現われて、その点をカットオフ点として、
そのトランジスタのｌｃ−ＶＢＥ曲線に沿って増大する
。その場合、電源投入により／ィズが発生するが、その
ノイズの存続期間は、上記カットオフ点に達するまでの
時間よりも相当に大であるから、そのノイズの存続期間
に対応する時間またはそれより若干長い時間のあいだ、
第３のトランジスタＱをオフにすれば、電源投入時にそ
れに併なって発生するショックノイズが増幅回路の出力
として現われるのを防止することができる。これがため
に、本発明のこの実施例においては、前述のようにコン
デンサＣ，、抵抗Ｒ４、抵抗Ｒ３およびダイオードＤ３
で構成された遅延回路が第３のトランジスタＱ３のベー
スに接続して設けられ、かつその遅延回路の遅延時間が
、上述のようにノイズの存続期間に等しいかあるいはそ
れより若干大きくなるように、その遅延回路を構成する
前記各素子の定数を選定しておくものである。以上の説
明から理解されるように、本発明によれば、冒頭におい
て述べた従来技術のようなリレー等の高価な手段、およ
びそれに付随する付加回路を用いることなく、時定数回
路で構成されうる簡単かつ廉価な遅延回路を設けること
によって、電源投入時のショックノイズが出力として現
われるのを確実に防止することができるという優れた利
益を奏することができる。
なお、上述した実施例においては、第１〜第３のトラン
ジスタＱ，〜Ｑ３および第５、第６のトランジスタＱ５
，Ｑ６にＮＰＮトランジスタを用い、かつ第４および第
７のトランジスタＱ４，Ｑ？にＰＮＰトランジスタを用
いているため、第１の抵抗Ｒ，が第１のトランジスタＱ
，のコレクタと電源の（十）端子との間に接続され、か
つ第２の抵抗Ｒ２が第３のトランジスタＱのェミッタと
電源の（一）端子との間に接続されているが、本発明に
よる増幅回路は、第１〜第７のトランジスタＱ，〜Ｑ７
として上記とはそれぞれ逆の導電形式を有するトランジ
スタを用いて構成しても同様の作用効果を奏することが
できる。
ジスタＱ，〜Ｑ３および第５、第６のトランジスタＱ５
，Ｑ６にＮＰＮトランジスタを用い、かつ第４および第
７のトランジスタＱ４，Ｑ？にＰＮＰトランジスタを用
いているため、第１の抵抗Ｒ，が第１のトランジスタＱ
，のコレクタと電源の（十）端子との間に接続され、か
つ第２の抵抗Ｒ２が第３のトランジスタＱのェミッタと
電源の（一）端子との間に接続されているが、本発明に
よる増幅回路は、第１〜第７のトランジスタＱ，〜Ｑ７
として上記とはそれぞれ逆の導電形式を有するトランジ
スタを用いて構成しても同様の作用効果を奏することが
できる。
その場合は電源端子の正負の極性を反対にし、かつダイ
オードＤ，〜○３を逆方向に接続すればよいことは容易
に理解されるであろう。
オードＤ，〜○３を逆方向に接続すればよいことは容易
に理解されるであろう。
図面は本発明の一実施例による増幅回路を示す回路図で
ある。 Ｔ，…・・・入力端子、Ｔ２・・・・・・出力端子、１
・・・・・・差動増幅回路、Ｑ．・・・・・・第１のト
ランジスタ、Ｑ２……第２のトランジスタ、Ｑ……第３
のトランジスタ、Ｑ……第４のトランジスタ、Ｑ……第
５のトランジスタ、Ｒ．・・…・第１の抵抗、Ｒ２…・
・・第２の抵抗、Ｃ，，Ｒ４，Ｒ３，Ｄ３・…・・遅延
回路。
ある。 Ｔ，…・・・入力端子、Ｔ２・・・・・・出力端子、１
・・・・・・差動増幅回路、Ｑ．・・・・・・第１のト
ランジスタ、Ｑ２……第２のトランジスタ、Ｑ……第３
のトランジスタ、Ｑ……第４のトランジスタ、Ｑ……第
５のトランジスタ、Ｒ．・・…・第１の抵抗、Ｒ２…・
・・第２の抵抗、Ｃ，，Ｒ４，Ｒ３，Ｄ３・…・・遅延
回路。
Claims (1)
- １ 正および負の電源端子を備えた２電源回路構成を有
する増幅回路であつて、第１、第２および第３のトラン
ジスタよりなり該第１および第２のトランジスタのエミ
ツタが互いに接続されかつ前記第３のトランジスタのコ
レクタが前記第１および第２のトランジスタのエミツタ
間の接続点に接続された差動増幅回路と、前記第１のト
ランジスタのコレクタにベースを接続されかつ前記正お
よび負の電源端子の一方にエミツタを接続された第４の
トランジスタと、前記第３のトランジスタのエミツタに
ベースを接続されかつ前記正および負の電源端子の他方
にエミツタを接続された第５のトランジスタと、電圧降
下発生手段であつてそれを介して前記第４および第５の
トランジスタのコレクタが互いに接続された該電圧降下
発生手段と、少なくとも２つのトランジスタよりなり該
２つのトランジスタの一方が前記第４のトランジスタの
コレクタにベースを接続されかつ他方が前記第５のトラ
ンジスタのコレクタにベースを接続されたシングルエン
デツド・プツシユプル増幅回路とよりなる増幅回路にお
いて、 前記第１のトランジスタのコレクタと前記電源
端子の一方との間に接続された第１の抵抗と、前記第３
のトランジスタのエミツタと前記電源端子の他方との間
に接続された第２の抵抗とを備え、前記第１の抵抗の両
端間の電圧と前記第２の抵抗の両端間の電圧とが互いに
等しくなるように該第１および第２の抵抗の値を選定す
るとともに、 電源投入時に発生して前記差動増幅回路
の入力に入るノイズの存続期間にほぼ等しいかあるいは
それより若干大きい遅延時間を有する遅延回路を前記第
３のトランジスタのベースに接続し、前記電源投入時よ
り前記遅延時間に相当する期間のあいだ前記第３のトラ
ンジスタを非導通状態に保持するようにしたことを特徴
とする増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50136907A JPS6034285B2 (ja) | 1975-11-14 | 1975-11-14 | 増幅回路 |
| DE2651482A DE2651482C3 (de) | 1975-11-14 | 1976-11-11 | Verstärkerschaltung |
| US05/740,979 US4072907A (en) | 1975-11-14 | 1976-11-11 | Amplifier circuit |
| GB47231/76A GB1561546A (en) | 1975-11-14 | 1976-11-12 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50136907A JPS6034285B2 (ja) | 1975-11-14 | 1975-11-14 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5261460A JPS5261460A (en) | 1977-05-20 |
| JPS6034285B2 true JPS6034285B2 (ja) | 1985-08-08 |
Family
ID=15186347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50136907A Expired JPS6034285B2 (ja) | 1975-11-14 | 1975-11-14 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034285B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126303A (en) * | 1980-03-10 | 1981-10-03 | Nippon Telegr & Teleph Corp <Ntt> | Dynamic analog amplifier |
| JPS63114405A (ja) * | 1986-10-31 | 1988-05-19 | Toshiba Corp | 増幅回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4525367Y1 (ja) * | 1968-12-12 | 1970-10-05 | ||
| JPS4841653A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4856043A (ja) * | 1971-11-13 | 1973-08-07 | ||
| JPS5026453A (ja) * | 1973-07-09 | 1975-03-19 |
-
1975
- 1975-11-14 JP JP50136907A patent/JPS6034285B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4525367Y1 (ja) * | 1968-12-12 | 1970-10-05 | ||
| JPS4841653A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4856043A (ja) * | 1971-11-13 | 1973-08-07 | ||
| JPS5026453A (ja) * | 1973-07-09 | 1975-03-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5261460A (en) | 1977-05-20 |
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