JPH04229709A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPH04229709A JPH04229709A JP3140557A JP14055791A JPH04229709A JP H04229709 A JPH04229709 A JP H04229709A JP 3140557 A JP3140557 A JP 3140557A JP 14055791 A JP14055791 A JP 14055791A JP H04229709 A JPH04229709 A JP H04229709A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- differential amplifier
- power supply
- pnp
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229940119265 sepp Drugs 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
に同相入力範囲の広い差動増幅回路に関する。
に同相入力範囲の広い差動増幅回路に関する。
【０００２】
【従来の技術】従来、同相入力範囲の広い増幅器として
は差動増幅器が用いられている。図４はこの従来例のＰ
ＮＰトランジスタをダーリントン接続した回路図を示し
ている。
は差動増幅器が用いられている。図４はこの従来例のＰ
ＮＰトランジスタをダーリントン接続した回路図を示し
ている。
【０００３】ずなわち、ダーリントン接続されたＰＮＰ
トランジスタＱ１，Ｑ５とトランジスタＱ３，Ｑ７とに
より差動回路が構成され、出力はミラー回路を構成する
ＮＰＮトランジスタＱ１３，Ｑ１４から負荷ＺＬ に出
力を得ている。なお、Ｉ１〜Ｉ４は定電流源である。
トランジスタＱ１，Ｑ５とトランジスタＱ３，Ｑ７とに
より差動回路が構成され、出力はミラー回路を構成する
ＮＰＮトランジスタＱ１３，Ｑ１４から負荷ＺＬ に出
力を得ている。なお、Ｉ１〜Ｉ４は定電流源である。
【０００４】入力の低電圧側のＤＣレベルは負電源電圧
ＶＥＥのＤＣレベルから動作できていた。しかしこの構
成では高い方のレベルは電源電圧ＶＣＣより１．５Ｖ位
低いところまでしか動作できなかった。
ＶＥＥのＤＣレベルから動作できていた。しかしこの構
成では高い方のレベルは電源電圧ＶＣＣより１．５Ｖ位
低いところまでしか動作できなかった。
【０００５】
【発明が解決しようとする課題】このように従来の差動
増幅器は、電源電圧より１．５Ｖ程度低い範囲でしか動
作できないという欠点があった。これは、入力のダーリ
ントン接続されたトランジスタＱ１，Ｑ５およびＱ３，
Ｑ７のベースエミッタ間電圧、すなわちベース・エミッ
タ間電圧の２個分と共通エミッタに電流を供給する電流
源回路の最低動作電圧が必要なためであった。
増幅器は、電源電圧より１．５Ｖ程度低い範囲でしか動
作できないという欠点があった。これは、入力のダーリ
ントン接続されたトランジスタＱ１，Ｑ５およびＱ３，
Ｑ７のベースエミッタ間電圧、すなわちベース・エミッ
タ間電圧の２個分と共通エミッタに電流を供給する電流
源回路の最低動作電圧が必要なためであった。
【０００６】なお、入力のダーリントン接続するトラン
ジスタをＮＰＮトランジスタに代えると正電源電圧ＶＣ
Ｃと同じＤＣレベルの信号から動作できるものの、下側
は負電源電圧ＶＥＥより１．５Ｖ位高いレベルまでしか
動作できないという問題がある。
ジスタをＮＰＮトランジスタに代えると正電源電圧ＶＣ
Ｃと同じＤＣレベルの信号から動作できるものの、下側
は負電源電圧ＶＥＥより１．５Ｖ位高いレベルまでしか
動作できないという問題がある。
【０００７】本発明の目的は、このような問題を解決し
、広い同相入力範囲がとれ電源電圧範囲（負電源電圧Ｖ
ＥＥから正電源電圧ＶＣＣ）まで動作可能とした差動増
幅器を提供することにある。
、広い同相入力範囲がとれ電源電圧範囲（負電源電圧Ｖ
ＥＥから正電源電圧ＶＣＣ）まで動作可能とした差動増
幅器を提供することにある。
【０００８】
【課題を解決するための手段】本発明の差動増幅器の構
成は、反転入力端子には第１のＰＮＰトランジスタおよ
び第２のＮＰＮトランジスタの各ベースが接続され、非
反転入力端子には第３のＰＮＰトランジスタおよび第４
のＮＰＮトランジスタの各ベースが接続され、前記第１
，第３の各ＰＮＰトランジスタのエミッタは第１，第３
の抵抗の一端と第５，第７のＰＮＰトランジスタのベー
スとにそれぞれ接続され、前記第２，第４の各ＮＰＮト
ランジスタのエミッタは第２，第４の抵抗の一端と第６
，第８のＮＰＮトランジスタのベースとにそれぞれ接続
され、前記第５，第７のＰＮＰトランジスタのエミッタ
は共通に第５の抵抗を介して正電源へ接続され、前記第
６，第８のＮＰＮトランジスタのエミッタは共通に第６
の抵抗を介して負電源へ接続され、前記第１，第３の抵
抗の他端は共通に第１のカレントミラー回路の入力に接
続され、前記第２，第４の抵抗の他端は共通に第２のカ
レントミラー回路の入力に接続され、前記第７，第８の
トランジスタの各コレクタは第３，第４のカレントミラ
ー回路の入力へそれぞれ接続され、これら第１，第２，
第３および第４のカレントミラー回路の出力が出力端子
に供給されていることを特徴とする。
成は、反転入力端子には第１のＰＮＰトランジスタおよ
び第２のＮＰＮトランジスタの各ベースが接続され、非
反転入力端子には第３のＰＮＰトランジスタおよび第４
のＮＰＮトランジスタの各ベースが接続され、前記第１
，第３の各ＰＮＰトランジスタのエミッタは第１，第３
の抵抗の一端と第５，第７のＰＮＰトランジスタのベー
スとにそれぞれ接続され、前記第２，第４の各ＮＰＮト
ランジスタのエミッタは第２，第４の抵抗の一端と第６
，第８のＮＰＮトランジスタのベースとにそれぞれ接続
され、前記第５，第７のＰＮＰトランジスタのエミッタ
は共通に第５の抵抗を介して正電源へ接続され、前記第
６，第８のＮＰＮトランジスタのエミッタは共通に第６
の抵抗を介して負電源へ接続され、前記第１，第３の抵
抗の他端は共通に第１のカレントミラー回路の入力に接
続され、前記第２，第４の抵抗の他端は共通に第２のカ
レントミラー回路の入力に接続され、前記第７，第８の
トランジスタの各コレクタは第３，第４のカレントミラ
ー回路の入力へそれぞれ接続され、これら第１，第２，
第３および第４のカレントミラー回路の出力が出力端子
に供給されていることを特徴とする。
【０００９】
【実施例】図１は本発明の差動増幅器の一実施例の回路
図である。図において、反転入力端子（ＩＮ）はＰＮＰ
トランジスタＱ１とＮＰＮトランジスタＱ２の各ベース
へ接続され、非反転入力端子ＩＮはＰＮＰトランジスタ
Ｑ３とＮＰＮトランジスタＱ４の各ベースへ接続され、
ＰＮＰトランジスタＱ１のエミッタは抵抗Ｒ１とＰＮＰ
トランジスタＱ５のベースへ接続され、ＮＰＮトランジ
スタＱ２のエミッタは抵抗Ｒ２とＮＰＮトランジスタＱ
６のベースへ接続され、ＰＮＰトランジスタＱ３のエミ
ッタは抵抗Ｒ３とＰＮＰトランジスタＱ７のベースへ接
続され、ＮＰＮトランジスタＱ４のエミッタは抵抗Ｒ４
とＮＰＮトランジスタＱ８のベースへ接続される。
図である。図において、反転入力端子（ＩＮ）はＰＮＰ
トランジスタＱ１とＮＰＮトランジスタＱ２の各ベース
へ接続され、非反転入力端子ＩＮはＰＮＰトランジスタ
Ｑ３とＮＰＮトランジスタＱ４の各ベースへ接続され、
ＰＮＰトランジスタＱ１のエミッタは抵抗Ｒ１とＰＮＰ
トランジスタＱ５のベースへ接続され、ＮＰＮトランジ
スタＱ２のエミッタは抵抗Ｒ２とＮＰＮトランジスタＱ
６のベースへ接続され、ＰＮＰトランジスタＱ３のエミ
ッタは抵抗Ｒ３とＰＮＰトランジスタＱ７のベースへ接
続され、ＮＰＮトランジスタＱ４のエミッタは抵抗Ｒ４
とＮＰＮトランジスタＱ８のベースへ接続される。
【００１０】ＰＮＰトランジスタＱ５，Ｑ７のエミッタ
は共通に接続されて、抵抗Ｒ５ を介して正電源端子Ｖ
ＣＣへ接続され、ＮＰＮトランジスタＱ６，Ｑ８のエミ
ッタは共通に接続されて抵抗Ｒ６を介して負電源端子Ｖ
ＥＥへ接続され、抵抗Ｒ１，Ｒ３の他端は共通にダイオ
ード接続されたＰＮＰトランジスタＱ９のコレクタ・ベ
ースとＰＮＰトランジスタＱ１０のベースとに接続され
ている。
は共通に接続されて、抵抗Ｒ５ を介して正電源端子Ｖ
ＣＣへ接続され、ＮＰＮトランジスタＱ６，Ｑ８のエミ
ッタは共通に接続されて抵抗Ｒ６を介して負電源端子Ｖ
ＥＥへ接続され、抵抗Ｒ１，Ｒ３の他端は共通にダイオ
ード接続されたＰＮＰトランジスタＱ９のコレクタ・ベ
ースとＰＮＰトランジスタＱ１０のベースとに接続され
ている。
【００１１】抵抗Ｒ２，Ｒ４の他端は共通にダイオード
接続されたＮＰＮトランジスタＱ１１のコレクタ，ベー
スと、ＮＰＮトランジスタＱ１２のベースに接続されて
いる。ＰＮＰトランジスタＱ７のコレクタはダイオード
接続されたＮＰＮトランジスタＱ１３のコレクタ，ベー
スと、ＮＰＮトランジスタＱ１４のベースへ接続されて
いる。ＮＰＮトランジスタＱ８のコレクタはダイオード
接続されたＰＮＰトランジスタＱ１５のコレクタ・ベー
スと、ＰＮＰトランジスタＱ１６のベースへ接続されて
いる。
接続されたＮＰＮトランジスタＱ１１のコレクタ，ベー
スと、ＮＰＮトランジスタＱ１２のベースに接続されて
いる。ＰＮＰトランジスタＱ７のコレクタはダイオード
接続されたＮＰＮトランジスタＱ１３のコレクタ，ベー
スと、ＮＰＮトランジスタＱ１４のベースへ接続されて
いる。ＮＰＮトランジスタＱ８のコレクタはダイオード
接続されたＰＮＰトランジスタＱ１５のコレクタ・ベー
スと、ＰＮＰトランジスタＱ１６のベースへ接続されて
いる。
【００１２】また、ＰＮＰトランジスタＱ１，Ｑ３，Ｑ
５のコレクタは負電源端子ＶＥＥへ接続され、ＮＰＮト
ランジスタＱ２，Ｑ４，Ｑ６のコレクタは正電源端子Ｖ
ＣＣへ接続され、ＰＮＰトランジスタＱ９，Ｑ１０，Ｑ
１５，Ｑ１６の各エミッタは正電源端子ＶＣＣへ接続さ
れ、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１
４のエミッタは負電源端子ＶＥＥへ接続されている。
５のコレクタは負電源端子ＶＥＥへ接続され、ＮＰＮト
ランジスタＱ２，Ｑ４，Ｑ６のコレクタは正電源端子Ｖ
ＣＣへ接続され、ＰＮＰトランジスタＱ９，Ｑ１０，Ｑ
１５，Ｑ１６の各エミッタは正電源端子ＶＣＣへ接続さ
れ、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１
４のエミッタは負電源端子ＶＥＥへ接続されている。
【００１３】また、抵抗Ｒ１〜Ｒ６の間には、次式の関
係があるようになっている。
係があるようになっている。
【００１４】Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝４Ｒ５＝４Ｒ６
ＰＮＰトランジスタＱ１０，Ｑ１６のコレクタとＮＰＮ
トランジスタＱ１２，Ｑ１４のコレクタは共通に出力端
子ＯＵＴへ接続され、この出力端子ＯＵＴには負荷ＺＬ
が接続されている。
ＰＮＰトランジスタＱ１０，Ｑ１６のコレクタとＮＰＮ
トランジスタＱ１２，Ｑ１４のコレクタは共通に出力端
子ＯＵＴへ接続され、この出力端子ＯＵＴには負荷ＺＬ
が接続されている。
【００１５】このように本実施例においては、点線で囲
った第１の差動増幅器Ａ１と第２の差動増幅器Ａ２とが
並列に接続されている。
った第１の差動増幅器Ａ１と第２の差動増幅器Ａ２とが
並列に接続されている。
【００１６】差動増幅器Ａ１は入力のＤＣレベルＶＩＮ
が負電源電圧ＶＥＥから正電源電圧ＶＣＣ−１．５Ｖま
で動作し、このときの電流変換利得ｇｍ１ はＰＮＰト
ランジスタＱ５，Ｑ７の動作電流に比例する。これらＰ
ＮＰトランジスタＱ５，Ｑ７の動作電流は、ほぼ入力の
ＤＣレベルと正電源電圧ＶＣＣの間の電位差に比例して
いる。
が負電源電圧ＶＥＥから正電源電圧ＶＣＣ−１．５Ｖま
で動作し、このときの電流変換利得ｇｍ１ はＰＮＰト
ランジスタＱ５，Ｑ７の動作電流に比例する。これらＰ
ＮＰトランジスタＱ５，Ｑ７の動作電流は、ほぼ入力の
ＤＣレベルと正電源電圧ＶＣＣの間の電位差に比例して
いる。
【００１７】ｇｍ１ ＝Ｋ（ＶＣＣ−ＶＩＮ）一方、差
動増幅器Ａ２は、入力のＤＣレベルＶＩＮが正電源電圧
ＶＣＣより負電源電圧ＶＥＥ＋１．５Ｖまで動作し、こ
のときの電流変換利得ｇｍ２ はＰＮＰトランジスタＱ
６，Ｑ８の動作電流に比例する。ＮＰＮトランジスタＱ
６，Ｑ８の動作電流はほぼ入力のＤＣレベルＶＩＮと負
電源電圧ＶＥＥとの間の電位差に比例している。
動増幅器Ａ２は、入力のＤＣレベルＶＩＮが正電源電圧
ＶＣＣより負電源電圧ＶＥＥ＋１．５Ｖまで動作し、こ
のときの電流変換利得ｇｍ２ はＰＮＰトランジスタＱ
６，Ｑ８の動作電流に比例する。ＮＰＮトランジスタＱ
６，Ｑ８の動作電流はほぼ入力のＤＣレベルＶＩＮと負
電源電圧ＶＥＥとの間の電位差に比例している。
【００１８】ｇｍ２ ＝Ｋ（ＶＩＮ−ＶＥＥ）従って、
これら差動増幅器Ａ１，Ａ２を並列にした場合の電流変
換利得ｇｍは次式となる。
これら差動増幅器Ａ１，Ａ２を並列にした場合の電流変
換利得ｇｍは次式となる。
【００１９】ｇｍ＝ｇｍ１ ＋ｇｍ２ ＝Ｋ（ＶＣＣ−
ＶＥＥ）従って、入力のＤＣレベルＶＩＮによらず一定
となっている。また、ＰＮＰトランジスタＱ５，Ｑ７の
エミッタの電流を供給する手段が抵抗であるため、第１
の差動増幅器Ａ１がカットオフとオンの境界にあっても
何ら異常動作を起こさない。これは第２の差動増幅器Ａ
２についても同様である。
ＶＥＥ）従って、入力のＤＣレベルＶＩＮによらず一定
となっている。また、ＰＮＰトランジスタＱ５，Ｑ７の
エミッタの電流を供給する手段が抵抗であるため、第１
の差動増幅器Ａ１がカットオフとオンの境界にあっても
何ら異常動作を起こさない。これは第２の差動増幅器Ａ
２についても同様である。
【００２０】図２は本発明の第２の実施例の回路図であ
る。この図では、ＰＮＰトランジスタＱ１０，Ｑ１６の
コレクタが共通に、ＰＮＰトランジスタＱ１７のエミッ
タとＮＰＮトランジスタＱ１８のベースへ接続され、Ｎ
ＰＮトランジスタＱ１２，Ｑ１４のコレクタは共通にＮ
ＰＮトランジスタＱ１９のエミッタとＰＮＰトランジス
タＱ２０のベースへ接続され、ＰＮＰトランジスタＱ１
７のコレクタとベースとは、ＮＰＮトランジスタＱ１９
のコレクタとベースへ接続され、ＮＰＮトランジスタＱ
１８のコレクタは正電源端子ＶＣＣへ接続され、ＰＮＰ
トランジスタＱ２０のコレクタは負電源端子ＶＥＥへ接
続され、ＮＰＮトランジスタＱ１８とＰＮＰトランジス
タＱ２０のエミッタは共通に出力端子ＯＵＴへ接続され
ている。
る。この図では、ＰＮＰトランジスタＱ１０，Ｑ１６の
コレクタが共通に、ＰＮＰトランジスタＱ１７のエミッ
タとＮＰＮトランジスタＱ１８のベースへ接続され、Ｎ
ＰＮトランジスタＱ１２，Ｑ１４のコレクタは共通にＮ
ＰＮトランジスタＱ１９のエミッタとＰＮＰトランジス
タＱ２０のベースへ接続され、ＰＮＰトランジスタＱ１
７のコレクタとベースとは、ＮＰＮトランジスタＱ１９
のコレクタとベースへ接続され、ＮＰＮトランジスタＱ
１８のコレクタは正電源端子ＶＣＣへ接続され、ＰＮＰ
トランジスタＱ２０のコレクタは負電源端子ＶＥＥへ接
続され、ＮＰＮトランジスタＱ１８とＰＮＰトランジス
タＱ２０のエミッタは共通に出力端子ＯＵＴへ接続され
ている。
【００２１】この図２の例は、図１に示した実施例の差
動増幅器の出力に、ＳＥＰＰ回路構成のバッファ手段を
追加して、出力のインピーダンスを下げてドライブ能力
を向上させている。
動増幅器の出力に、ＳＥＰＰ回路構成のバッファ手段を
追加して、出力のインピーダンスを下げてドライブ能力
を向上させている。
【００２２】図３は本発明の第３の実施例の回路図であ
る。本実施例は、第１，第２の実施例に対して電流変換
利得を改善したものである。すなわち、電流変換利得を
大きくとると回路の消費電流が増え、この消費電流を減
らそうとすると抵抗値が大きくなり、ＩＣ化の場合のペ
レット面積が増大するという問題を改善している。
る。本実施例は、第１，第２の実施例に対して電流変換
利得を改善したものである。すなわち、電流変換利得を
大きくとると回路の消費電流が増え、この消費電流を減
らそうとすると抵抗値が大きくなり、ＩＣ化の場合のペ
レット面積が増大するという問題を改善している。
【００２３】本実施例は、図１のカレントミラー回路と
なるトランジスタＱ９〜Ｑ１２および抵抗Ｒ１〜Ｒ４を
削除し、その代りトランジスタＱ５，Ｑ６の各コレクタ
側にそれぞれカレントミラー回路（Ｑ２１〜Ｑ２４）を
構成するトランジスタＱ２１，Ｑ２３を挿入し、またト
ランジスタＱ２２，Ｑ２４の各コレクタ側を各トランジ
スタＱ１５，Ｑ１３に共通接続している。
なるトランジスタＱ９〜Ｑ１２および抵抗Ｒ１〜Ｒ４を
削除し、その代りトランジスタＱ５，Ｑ６の各コレクタ
側にそれぞれカレントミラー回路（Ｑ２１〜Ｑ２４）を
構成するトランジスタＱ２１，Ｑ２３を挿入し、またト
ランジスタＱ２２，Ｑ２４の各コレクタ側を各トランジ
スタＱ１５，Ｑ１３に共通接続している。
【００２４】すなわち、ＰＮＰトランジスタＱ５のコレ
クタは、ダイオード接続されたＮＰＮトランジスタＱ２
１のコレクタ・ベースおよびＮＰＮトランジスタＱ２２
のベースへ接続されて、ＮＰＮトランジスタＱ６のコレ
クタは、ダイオード接続されたＰＮＰトランジスタＱ２
３のコレクタ・ベースおよびＰＮＰトランジスタＱ２４
のベースへ接続さている。また、ＰＮＰトランジスタＱ
７のコレクタは、ダイオード接続されたＮＰＮトランジ
スタＱ１３のコレクタ・ベースおよびＰＮＰトランジス
タＱ２４のコレクタおよびＮＰＮトランジスタＱ１４の
ベースへ接続され、ＮＰＮトランジスタＱ８のコレクタ
は、ダイオード接続されたＰＮＰトランジスタＱ１５の
コレクタ・ベースおよびＮＰＮトランジスタＱ２２のコ
レクタおよびＰＮＰトランジスタＱ１６のベースに接続
されている。この回路は、ＮＰＮトランジスタＱ１５の
コレクタおよびＰＮＰトランジスタＱ１６のコレクタが
共通に出力端子ＯＵＴへ接続されている。
クタは、ダイオード接続されたＮＰＮトランジスタＱ２
１のコレクタ・ベースおよびＮＰＮトランジスタＱ２２
のベースへ接続されて、ＮＰＮトランジスタＱ６のコレ
クタは、ダイオード接続されたＰＮＰトランジスタＱ２
３のコレクタ・ベースおよびＰＮＰトランジスタＱ２４
のベースへ接続さている。また、ＰＮＰトランジスタＱ
７のコレクタは、ダイオード接続されたＮＰＮトランジ
スタＱ１３のコレクタ・ベースおよびＰＮＰトランジス
タＱ２４のコレクタおよびＮＰＮトランジスタＱ１４の
ベースへ接続され、ＮＰＮトランジスタＱ８のコレクタ
は、ダイオード接続されたＰＮＰトランジスタＱ１５の
コレクタ・ベースおよびＮＰＮトランジスタＱ２２のコ
レクタおよびＰＮＰトランジスタＱ１６のベースに接続
されている。この回路は、ＮＰＮトランジスタＱ１５の
コレクタおよびＰＮＰトランジスタＱ１６のコレクタが
共通に出力端子ＯＵＴへ接続されている。
【００２５】次に、この回路の動作を説明する。ＰＮＰ
トランジスタＱ１，Ｑ３を入力とする差動増幅段は、入
力のＤＣレベルが図１と同様に動作し、この時の電流変
換利得ｇｍ３ は、ＰＮＰトランジスタＱ５，Ｑ７の動
作電流に比例する。このＰＮＰトランジスタＱ５，Ｑ７
の動作電流はほぼ入力のＤＣレベルＶＩＮと正電源電圧
ＶＣＣの間の電位差に比例し、次のようになる。
トランジスタＱ１，Ｑ３を入力とする差動増幅段は、入
力のＤＣレベルが図１と同様に動作し、この時の電流変
換利得ｇｍ３ は、ＰＮＰトランジスタＱ５，Ｑ７の動
作電流に比例する。このＰＮＰトランジスタＱ５，Ｑ７
の動作電流はほぼ入力のＤＣレベルＶＩＮと正電源電圧
ＶＣＣの間の電位差に比例し、次のようになる。
【００２６】ｇｍ３ ＝Ｋ′（ＶＣＣ−ＶＩＮ）一方、
ＮＰＮトランジスタＱ２，Ｑ４を入力とする差動増幅段
も入力のＤＣレベルは、図１と同様に動作し、この時の
電流変換利得ｇｍ４ はＮＰＮトランジスタＱ６，Ｑ８
の動作電流に比例する。このＮＰＮトランジスタＱ６，
Ｑ８の動作電流は、ほぼ入力のＤＣレベルＶＩＮと負電
源電圧ＶＥＥの間の電位差に比例し、次式のようになる
。
ＮＰＮトランジスタＱ２，Ｑ４を入力とする差動増幅段
も入力のＤＣレベルは、図１と同様に動作し、この時の
電流変換利得ｇｍ４ はＮＰＮトランジスタＱ６，Ｑ８
の動作電流に比例する。このＮＰＮトランジスタＱ６，
Ｑ８の動作電流は、ほぼ入力のＤＣレベルＶＩＮと負電
源電圧ＶＥＥの間の電位差に比例し、次式のようになる
。
【００２７】ｇｍ４ ＝Ｋ′（ＶＩＮ−ＶＥＥ）従って
、図１と同様に、電流変換利得ｇｍ０ は、次式のよう
になり、入力ＤＣレベルＶＩＮによらず、一定となって
いる。
、図１と同様に、電流変換利得ｇｍ０ は、次式のよう
になり、入力ＤＣレベルＶＩＮによらず、一定となって
いる。
【００２８】
ｇｍ′＝ｇｍ３ ＋ｇｍ４ ＝Ｋ′（ＶＣＣ−ＶＥＥ）
本実施例において、ＰＮＰトランジスタＱ５，Ｑ７の動
作電流とＮＰＮトランジスタＱ６，Ｑ８の動作電流がそ
れぞれ等しい時電流変換利得ｇｍは、次式のように２倍
となる。
本実施例において、ＰＮＰトランジスタＱ５，Ｑ７の動
作電流とＮＰＮトランジスタＱ６，Ｑ８の動作電流がそ
れぞれ等しい時電流変換利得ｇｍは、次式のように２倍
となる。
【００２９】
ｇｍ＝Ｋ′（ＶＣＣ−ＶＥＥ）＝２・Ｋ（ＶＣＣ−
ＶＥＥ）＝２・ｇｍ
ＶＥＥ）＝２・ｇｍ
【発明の効果】以上説明したように
、本発明によれば、入力の直流電圧レベルが正電源電圧
から負電源電圧のすべての間で動作できる差動増幅器が
得られるという効果がある。また、入力の増幅段がＭＯ
Ｓ型トランジスタでなくバイポーラトランジスタなので
、入力のオフセット電圧，ノイズを小さくできるという
利点もある。さらに、カレントミラー回路の接続を変え
ると電流変換利得も２倍にすることもできる。
、本発明によれば、入力の直流電圧レベルが正電源電圧
から負電源電圧のすべての間で動作できる差動増幅器が
得られるという効果がある。また、入力の増幅段がＭＯ
Ｓ型トランジスタでなくバイポーラトランジスタなので
、入力のオフセット電圧，ノイズを小さくできるという
利点もある。さらに、カレントミラー回路の接続を変え
ると電流変換利得も２倍にすることもできる。
【図面の簡単な説明】
【図１】本発明の一実施例の差動増幅器の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】本発明の第３の実施例の回路図。
【図４】従来例の差動増幅器の回路図。
Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，１０，Ｑ１５〜１７，
Ｑ２０，Ｑ２３，２４ＰＮＰトランジスタＱ２，Ｑ４，
Ｑ６，Ｑ８，Ｑ１１〜１４，Ｑ１８，１９，Ｑ２１，２
２ ＮＰＮトランジスタ Ｒ１〜Ｒ６ 抵抗 ＩＮ 入力端子 Ｉ１〜Ｉ４ 電流源 ＯＵＴ 出力端子 ＶＣＣ 正電源端子 ＶＥＥ 負電源端子 ＺＬ 負荷
Ｑ２０，Ｑ２３，２４ＰＮＰトランジスタＱ２，Ｑ４，
Ｑ６，Ｑ８，Ｑ１１〜１４，Ｑ１８，１９，Ｑ２１，２
２ ＮＰＮトランジスタ Ｒ１〜Ｒ６ 抵抗 ＩＮ 入力端子 Ｉ１〜Ｉ４ 電流源 ＯＵＴ 出力端子 ＶＣＣ 正電源端子 ＶＥＥ 負電源端子 ＺＬ 負荷
Claims (4)
- 【請求項１】 反転入力端子には第１のＰＮＰトラン
ジスタおよび第２のＮＰＮトランジスタの各ベースが接
続され、非反転入力端子には第３のＰＮＰトランジスタ
および第４のＮＰＮトランジスタの各ベースが接続され
、前記第１，第３の各ＰＮＰトランジスタのエミッタは
第１，第３の抵抗の一端と第５，第７のＰＮＰトランジ
スタのベースとにそれぞれ接続され、前記第２，第４の
各ＮＰＮトランジスタのエミッタは第２，第４の抵抗の
一端と第６，第８のＮＰＮトランジスタのベースとにそ
れぞれ接続され、前記第５，第７のＰＮＰトランジスタ
のエミッタは共通に第５の抵抗を介して正電源へ接続さ
れ、前記第６，第８のＮＰＮトランジスタのエミッタは
共通に第６の抵抗を介して負電源へ接続され、前記第１
，第３の抵抗の他端は共通に第１のカレントミラー回路
の入力に接続され、前記第２，第４の抵抗の他端は共通
に第２のカレントミラー回路の入力に接続され、前記第
７，第８のトランジスタの各コレクタは第３，第４のカ
レントミラー回路の入力へそれぞれ接続され、これら第
１，第２，第３および第４のカレントミラー回路の出力
が出力端子に供給されていることを特徴とする差動増幅
器。 - 【請求項２】 第１〜第４のカレントミラー回路の出
力コレクタが共通接続されて出力端子と接続されたもの
である請求項１記載の差動増幅器。 - 【請求項３】 第１，第４の各カレントミラー回路の
出力コレクタが共通接続され、第２，第３の各カレント
ミラー回路の出力コレクタが共通接続されて、これらの
間に出力バッファ回路が接続された請求項１記載の差動
増幅器。 - 【請求項４】 第１〜第４の各抵抗および第３，第４
の各カレントミラー回路を削除し、第５，第６の各トラ
ンジスタのコレクタと負電源との間に第５，第６のカレ
ントミラー回路をそれぞれ接続し、これら第５，第６の
各カレントミラー回路の出力コレクタを第８，第７の各
トランジスタのコレクタにそれぞれ接続したものである
請求項１記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140557A JPH04229709A (ja) | 1990-09-18 | 1991-06-13 | 差動増幅器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-248257 | 1990-09-18 | ||
| JP24825790 | 1990-09-18 | ||
| JP3140557A JPH04229709A (ja) | 1990-09-18 | 1991-06-13 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229709A true JPH04229709A (ja) | 1992-08-19 |
Family
ID=26473036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140557A Pending JPH04229709A (ja) | 1990-09-18 | 1991-06-13 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04229709A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326525A (ja) * | 1993-05-17 | 1994-11-25 | Yamaha Corp | 増幅回路 |
| JP2005303664A (ja) * | 2004-04-12 | 2005-10-27 | Ricoh Co Ltd | 差動増幅回路 |
| JP2009017388A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 差動増幅器および演算増幅器 |
-
1991
- 1991-06-13 JP JP3140557A patent/JPH04229709A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326525A (ja) * | 1993-05-17 | 1994-11-25 | Yamaha Corp | 増幅回路 |
| JP2005303664A (ja) * | 2004-04-12 | 2005-10-27 | Ricoh Co Ltd | 差動増幅回路 |
| JP2009017388A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 差動増幅器および演算増幅器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2559392B2 (ja) | ブリツジ増幅器 | |
| US4240040A (en) | Operational amplifier | |
| JPH0865134A (ja) | バッファ回路 | |
| US5389894A (en) | Power amplifier having high output voltage swing and high output drive current | |
| JPS6212692B2 (ja) | ||
| JPS6212691B2 (ja) | ||
| JPH04227106A (ja) | 高周波数クロス接合折返しカスコード回路 | |
| JP2002368559A (ja) | 差動増幅回路、ミキサ回路および可変利得増幅回路 | |
| JPH04229709A (ja) | 差動増幅器 | |
| US5140181A (en) | Reference voltage source circuit for a Darlington circuit | |
| JPH11177354A (ja) | 演算増幅器 | |
| US3936731A (en) | Amplifier with fast recovery after input signal overswing | |
| JP2000091857A (ja) | オペアンプ及びそれを用いたボルテージフォロワ回路 | |
| JP6673645B2 (ja) | 差動増幅器 | |
| JPS5840370B2 (ja) | ゾウフクカイロ | |
| JP2600239B2 (ja) | 増幅器 | |
| JPH0133046B2 (ja) | ||
| JP3414454B2 (ja) | アンプのバイアス回路 | |
| JPH01278108A (ja) | 差動増幅回路 | |
| JP2503887B2 (ja) | 利得可変回路 | |
| JPH0746059A (ja) | 演算増幅器およびこれを用いたアクティブフィルタ | |
| JPS6212693B2 (ja) | ||
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPH0750528A (ja) | 演算増幅器 | |
| JP2716560B2 (ja) | 半導体集積回路 |