JP2009017388A - 差動増幅器および演算増幅器 - Google Patents
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Abstract
【課題】ＥＭＣ耐量を向上させることが可能な差動増幅器および演算増幅器を低コストに提供する。
【解決手段】受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になる。特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になる。不平衡型差動増幅器１１（不平衡型演算増幅器１０）では、トランジスタＱ１，Ｑ２，Ｑ６のコレクタ電流（バイアス電流）をプルアップ抵抗Ｒ１，Ｒ２によって設定しているため、カレントミラー回路を用いた定電流源により前記コレクタ電流を設定する従来技術に比べて、ＥＭＣ耐量を向上できる。
【選択図】 図１
【解決手段】受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になる。特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になる。不平衡型差動増幅器１１（不平衡型演算増幅器１０）では、トランジスタＱ１，Ｑ２，Ｑ６のコレクタ電流（バイアス電流）をプルアップ抵抗Ｒ１，Ｒ２によって設定しているため、カレントミラー回路を用いた定電流源により前記コレクタ電流を設定する従来技術に比べて、ＥＭＣ耐量を向上できる。
【選択図】 図１
Description
本発明は差動増幅器および演算増幅器に関するものである。
特許文献１には、差動信号を入力とし、シングルエンド信号を出力とする２入力−１出力のアンプを用いて構成される差動増幅回路であって、半導体基板と、前記半導体基板上に絶縁層を介して形成され、前記アンプを少なくとも有する回路部と、前記回路部を構成する前記アンプの２つの入力端子とそれぞれ接続され、前記差動信号が入力される信号入力端子と、前記信号入力端子と前記アンプの入力端子との間に接続され、前記半導体基板を介して進入する低周波ノイズおよび高周波ノイズを同時に除去する広帯域ノイズ除去手段とを具え、前記広帯域ノイズ除去手段は、抵抗およびコンデンサを用い、当該コンデンサを構成する一方の電極を、前記絶縁層を介して前記半導体基板側に設けると共に、前記抵抗を介して前記信号入力端子側に接続して構成した技術が開示されている。
特許文献１によれば、前記低周波ノイズは、前記半導体基板から前記絶縁層を介して前記広帯域ノイズ除去手段を構成する前記コンデンサの一方の電極を介して進入し、さらに、当該コンデンサの一方の電極から前記抵抗へと導かれて吸収される経路を辿ることによって、当該低周波ノイズが前記回路部に進入しないようにすることができる。
特許文献２には、センサ部から検出信号を入力して処理する入力段信号処理回路と、この入力段信号処理回路から出力された検出信号を処理して出力端子から出力する出力段信号処理回路とを備えたセンサ用半導体集積回路装置において、前記入力段信号処理回路を構成するオペアンプの入力線にコンデンサを含んでなる第１の高周波遮断回路を設け、前記出力段信号処理回路を構成するオペアンプにおける差動入力トランジスタの負荷回路に抵抗からなる第２の高周波遮断回路を直列に設けた技術が開示されている。
特許文献２によれば、第１の高周波遮断回路が設けられているので、例えばセンサ部周辺より侵入する外来ノイズは減衰し、回路に侵入する外来ノイズを低減することができる。また、第２の高周波遮断回路が設けられているので、電源線から侵入する外来ノイズは、抵抗により減衰することになり、回路に侵入するノイズが減少する。
特開２００１−１２７５５６号公報（第２〜６頁、図１〜図３）
特開２００３−１１０３６７号公報（第２〜８頁、図１、図２、図４）
図８は、従来の不平衡型演算増幅器（オペアンプ）８０を示す回路図である。
不平衡型演算増幅器８０は、不平衡型差動増幅器８１、バイアス回路８２、バッファ回路８３、出力回路８４から構成され、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ２１〜Ｑ２６、ＮＰＮトランジスタＱ３〜Ｑ６、抵抗Ｒ６，Ｒ２１〜Ｒ２５、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型演算増幅器８０は、不平衡型差動増幅器８１、バイアス回路８２、バッファ回路８３、出力回路８４から構成され、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ２１〜Ｑ２６、ＮＰＮトランジスタＱ３〜Ｑ６、抵抗Ｒ６，Ｒ２１〜Ｒ２５、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型差動増幅器８１は、差動入力回路８５および能動負荷回路８６から構成されている。
差動入力回路８５は、差動入力トランジスタＱ１，Ｑ２から構成されている。
尚、各トランジスタＱ１，Ｑ２は同一トランジスタサイズで同一特性である。
差動入力回路８５は、差動入力トランジスタＱ１，Ｑ２から構成されている。
尚、各トランジスタＱ１，Ｑ２は同一トランジスタサイズで同一特性である。
トランジスタＱ１のベースは、差動入力回路８５（不平衡型演算増幅器８０、不平衡型差動増幅器８１）の反転入力端子として機能し、反転入力端子ＩＮ−に接続されている。
トランジスタＱ２のベースは、差動入力回路８５（不平衡型演算増幅器８０、不平衡型差動増幅器８１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ２のコレクタは、差動入力回路８５（不平衡型差動増幅器８１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ２のコレクタと出力端子ＯＵＴの間に接続されている。
トランジスタＱ２のベースは、差動入力回路８５（不平衡型演算増幅器８０、不平衡型差動増幅器８１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ２のコレクタは、差動入力回路８５（不平衡型差動増幅器８１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ２のコレクタと出力端子ＯＵＴの間に接続されている。
各トランジスタＱ１，Ｑ２のエミッタは、トランジスタＱ２２のエミッタ・コレクタ経路および抵抗Ｒ２２を介して電源Ｖccに接続されている。
トランジスタＱ２２は、各トランジスタＱ１，Ｑ２に一定のコレクタ電流を供給する定電流源（テール電流源）として機能する。
抵抗Ｒ２２は、各トランジスタＱ１，Ｑ２のコレクタ電流を制限する電流制限用抵抗として機能する。
トランジスタＱ２２は、各トランジスタＱ１，Ｑ２に一定のコレクタ電流を供給する定電流源（テール電流源）として機能する。
抵抗Ｒ２２は、各トランジスタＱ１，Ｑ２のコレクタ電流を制限する電流制限用抵抗として機能する。
能動負荷回路８６は、各トランジスタＱ３，Ｑ４から構成されている。
尚、各トランジスタＱ３，Ｑ４は同一トランジスタサイズである。
各トランジスタＱ３，Ｑ４は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は差動入力回路８５の能動負荷として機能する。
尚、各トランジスタＱ３，Ｑ４は同一トランジスタサイズである。
各トランジスタＱ３，Ｑ４は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は差動入力回路８５の能動負荷として機能する。
各トランジスタＱ３，Ｑ４のエミッタはグランドに接続され、カレントミラー回路の入力側トランジスタＱ３のベースは、カレントミラー回路の出力側トランジスタＱ４のベースに接続されている。
トランジスタＱ３はベースとコレクタを接続したダイオード接続にされており、そのベースおよびコレクタはトランジスタＱ１のコレクタに接続されている。
トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタに接続されている。
トランジスタＱ３はベースとコレクタを接続したダイオード接続にされており、そのベースおよびコレクタはトランジスタＱ１のコレクタに接続されている。
トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタに接続されている。
バイアス回路８２は、各トランジスタＱ２１〜Ｑ２４および抵抗Ｒ２２，Ｒ２３，Ｒ２５から構成されている。
各トランジスタＱ２１〜Ｑ２４は、入力側トランジスタＱ２１を共通とする三連出力形のワイドラー型カレントミラー回路を構成している。
そのため、カレントミラー回路の出力側トランジスタＱ２２〜Ｑ２４のコレクタ電流は、カレントミラー回路の入力側トランジスタＱ２１と出力側トランジスタＱ２２〜Ｑ２４トランジスタサイズの比に応じた電流値になる。
各トランジスタＱ２１〜Ｑ２４は、入力側トランジスタＱ２１を共通とする三連出力形のワイドラー型カレントミラー回路を構成している。
そのため、カレントミラー回路の出力側トランジスタＱ２２〜Ｑ２４のコレクタ電流は、カレントミラー回路の入力側トランジスタＱ２１と出力側トランジスタＱ２２〜Ｑ２４トランジスタサイズの比に応じた電流値になる。
各トランジスタＱ２１，Ｑ２４のエミッタは電源Ｖccに接続され、各トランジスタＱ２２，Ｑ２３のエミッタはそれぞれ抵抗Ｒ２２，Ｒ２３を介して電源Ｖccに接続され、トランジスタＱ２１のベースは各トランジスタＱ２２〜Ｑ２４のベースに接続されている。
トランジスタＱ２１はベースとコレクタを接続したダイオード接続にされており、そのベースおよびコレクタは抵抗Ｒ２５を介してグランドに接続されている。
トランジスタＱ２１はベースとコレクタを接続したダイオード接続にされており、そのベースおよびコレクタは抵抗Ｒ２５を介してグランドに接続されている。
バッファ回路８３は、各トランジスタＱ５，Ｑ２５，Ｑ２６および各抵抗Ｒ６，Ｒ２１，Ｒ２３，Ｒ２４から構成されている。
トランジスタＱ２５のコレクタはグランドに接続され、トランジスタＱ２５のエミッタは抵抗Ｒ２１を介して電源Ｖccに接続され、トランジスタＱ２５のベースは各トランジスタＱ１，Ｑ３のコレクタに接続されている。
トランジスタＱ５のエミッタは抵抗Ｒ６を介してグランドに接続され、トランジスタＱ５のコレクタは抵抗Ｒ２４を介して電源Ｖccに接続され、トランジスタＱ５のベースはトランジスタＱ２６のエミッタに接続されている。
トランジスタＱ２５のコレクタはグランドに接続され、トランジスタＱ２５のエミッタは抵抗Ｒ２１を介して電源Ｖccに接続され、トランジスタＱ２５のベースは各トランジスタＱ１，Ｑ３のコレクタに接続されている。
トランジスタＱ５のエミッタは抵抗Ｒ６を介してグランドに接続され、トランジスタＱ５のコレクタは抵抗Ｒ２４を介して電源Ｖccに接続され、トランジスタＱ５のベースはトランジスタＱ２６のエミッタに接続されている。
トランジスタＱ２６のコレクタはグランドに接続され、トランジスタＱ２６のエミッタはトランジスタＱ２３のエミッタ・コレクタ経路および抵抗Ｒ２３を介して電源Ｖccに接続され、トランジスタＱ２６のベースは各トランジスタＱ２，Ｑ４のコレクタに接続されている。
トランジスタＱ２３は、トランジスタＱ２６に一定のコレクタ電流を供給する定電流源として機能すると共に、トランジスタＱ２６の負荷としても機能する。
抵抗Ｒ２３は、トランジスタＱ２６のコレクタ電流を制限する電流制限用抵抗として機能すると共に、トランジスタＱ２６の負荷としても機能する。
抵抗Ｒ２４は、トランジスタＱ５のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ５の負荷としても機能する。
トランジスタＱ２３は、トランジスタＱ２６に一定のコレクタ電流を供給する定電流源として機能すると共に、トランジスタＱ２６の負荷としても機能する。
抵抗Ｒ２３は、トランジスタＱ２６のコレクタ電流を制限する電流制限用抵抗として機能すると共に、トランジスタＱ２６の負荷としても機能する。
抵抗Ｒ２４は、トランジスタＱ５のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ５の負荷としても機能する。
出力回路８４は、各トランジスタＱ２４，Ｑ６から構成されている。
各トランジスタＱ２４，Ｑ６は、電源Ｖccとグランドの間に直列接続されている。トランジスタＱ６のエミッタはグランドに接続され、トランジスタＱ６のコレクタはトランジスタＱ２４のコレクタに接続され、トランジスタＱ６のベースはトランジスタＱ５のエミッタに接続されている。
各トランジスタＱ２４，Ｑ６は、電源Ｖccとグランドの間に直列接続されている。トランジスタＱ６のエミッタはグランドに接続され、トランジスタＱ６のコレクタはトランジスタＱ２４のコレクタに接続され、トランジスタＱ６のベースはトランジスタＱ５のエミッタに接続されている。
トランジスタＱ２４は、トランジスタＱ６に一定のコレクタ電流を供給する定電流源として機能すると共に、トランジスタＱ６の負荷としても機能する。
トランジスタＱ６のベースは、出力回路８４の入力端子として機能する。
各トランジスタＱ２４，Ｑ６のコレクタは、出力回路８４（不平衡型演算増幅器８０、不平衡型差動増幅器８１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
トランジスタＱ６のベースは、出力回路８４の入力端子として機能する。
各トランジスタＱ２４，Ｑ６のコレクタは、出力回路８４（不平衡型演算増幅器８０、不平衡型差動増幅器８１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
そして、不平衡型差動増幅器８１は、各入力端子ＩＮ−，ＩＮ＋に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された不平衡出力信号を各トランジスタＱ２，Ｑ４のコレクタから出力する。
このとき、差動入力回路８５を構成する一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のコレクタ電流が差動電流となる。
このとき、差動入力回路８５を構成する一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のコレクタ電流が差動電流となる。
不平衡型差動増幅器８１から出力された不平衡出力信号は、バッファ回路８３を構成する各トランジスタＱ２６，Ｑ５のエミッタフォロワを介して、出力回路８４を構成するトランジスタＱ６のベースへ出力される。
出力回路８４は、不平衡型差動増幅器８１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号を各トランジスタＱ６，Ｑ２４のコレクタから出力端子ＯＵＴを介して出力する。
このとき、位相補償用コンデンサＣは、出力端子ＯＵＴから出力される不平衡出力信号の位相を補償する。
出力回路８４は、不平衡型差動増幅器８１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号を各トランジスタＱ６，Ｑ２４のコレクタから出力端子ＯＵＴを介して出力する。
このとき、位相補償用コンデンサＣは、出力端子ＯＵＴから出力される不平衡出力信号の位相を補償する。
このように構成された不平衡型演算増幅器８０は、回路を構成する素子数が比較的少なく、出力端子ＯＵＴから出力される出力信号の電圧範囲を電源Ｖccの電圧値近傍からグランド電位近傍までの広範囲にできるため、各種半導体センサ（例えば、圧力センサ、回転センサ、速度センサ、加速度センサ、角速度センサ、変位センサ、位置センサ、磁気抵抗素子センサなど）の出力信号を増幅する用途に好適であり広く使用されている。
ここで、不平衡型差動増幅器８１と出力回路８４の間に、バッファ回路８３を構成する各トランジスタＱ２６，Ｑ５のエミッタフォロワを設けている理由は、不平衡型差動増幅器８１と出力回路８４の相互干渉を防止するためである。
そして、各トランジスタＱ２６，Ｑ５のエミッタフォロワを２段に設けている理由は、ＰＮＰトランジスタＱ２６のエミッタフォロワと、ＮＰＮトランジスタＱ５のエミッタフォロワとを組み合わせることにより、ＰＮＰとＮＰＮの相補性を利用して不平衡型演算増幅器８０の動作電流のズレを補償するためである。
そして、各トランジスタＱ２６，Ｑ５のエミッタフォロワを２段に設けている理由は、ＰＮＰトランジスタＱ２６のエミッタフォロワと、ＮＰＮトランジスタＱ５のエミッタフォロワとを組み合わせることにより、ＰＮＰとＮＰＮの相補性を利用して不平衡型演算増幅器８０の動作電流のズレを補償するためである。
また、バッファ回路８３において、トランジスタＱ２５および抵抗Ｒ２１を設けている理由は、不平衡型差動増幅器８１の能動負荷回路８６を構成する各トランジスタＱ３，Ｑ４のコレクタ電圧を同じにすることにより、不平衡型差動増幅器８１を確実に動作させるためである。
すなわち、バッファ回路８３にはトランジスタＱ２６が設けられているため、トランジスタＱ２５および抵抗Ｒ２１を省いた場合には、各トランジスタＱ３，Ｑ４のコレクタ電圧が異なった電圧値になり、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流（不平衡型差動増幅器８１の差動電流）にアーリー効果によるアンバランスが生じ、不平衡型差動増幅器８１が正常動作しなくなるおそれがある。
すなわち、バッファ回路８３にはトランジスタＱ２６が設けられているため、トランジスタＱ２５および抵抗Ｒ２１を省いた場合には、各トランジスタＱ３，Ｑ４のコレクタ電圧が異なった電圧値になり、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流（不平衡型差動増幅器８１の差動電流）にアーリー効果によるアンバランスが生じ、不平衡型差動増幅器８１が正常動作しなくなるおそれがある。
近年、差動増幅器および差動増幅器を用いた演算増幅器では、他の電子機器からの電磁気的雑音等の外来ノイズに対する装置の耐量であるＥＭＣ（Electro Magnetic Compatibility）耐量を向上することが要求されている。
そこで、不平衡型差動増幅器８１（不平衡型演算増幅器８０）において、特許文献１の前記広帯域ノイズ除去手段を設けることが考えられる。
しかし、特許文献１の前記広帯域ノイズ除去手段は、前記信号入力端子と不平衡型差動増幅器８１（不平衡型演算増幅器８０）の入力端子ＩＮ−，ＩＮ＋との間に接続されるものであるため、電源Ｖccおよびグランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを除去することができず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
しかし、特許文献１の前記広帯域ノイズ除去手段は、前記信号入力端子と不平衡型差動増幅器８１（不平衡型演算増幅器８０）の入力端子ＩＮ−，ＩＮ＋との間に接続されるものであるため、電源Ｖccおよびグランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを除去することができず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
また、不平衡型差動増幅器８１（不平衡型演算増幅器８０）において、特許文献２の前記第１の高周波遮断回路を設けることが考えられる。
しかし、特許文献２の前記第１の高周波遮断回路は、不平衡型差動増幅器８１（不平衡型演算増幅器８０）の入力端子ＩＮ−，ＩＮ＋に接続されるものであるため、入力端子ＩＮ−，ＩＮ＋から不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることは可能であるものの、電源Ｖccおよびグランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることはできず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
しかし、特許文献２の前記第１の高周波遮断回路は、不平衡型差動増幅器８１（不平衡型演算増幅器８０）の入力端子ＩＮ−，ＩＮ＋に接続されるものであるため、入力端子ＩＮ−，ＩＮ＋から不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることは可能であるものの、電源Ｖccおよびグランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることはできず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
また、不平衡型差動増幅器８１（不平衡型演算増幅器８０）において、特許文献２の前記第２の高周波遮断回路を設けることが考えられる。
しかし、特許文献２の前記第２の高周波遮断回路は、不平衡型差動増幅器８１（不平衡型演算増幅器８０）の能動負荷回路８６に接続されるものであるため、グランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることは可能であるものの、電源Ｖccから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを十分に減少させることはできず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
しかし、特許文献２の前記第２の高周波遮断回路は、不平衡型差動増幅器８１（不平衡型演算増幅器８０）の能動負荷回路８６に接続されるものであるため、グランドから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを減少させることは可能であるものの、電源Ｖccから不平衡型差動増幅器８１（不平衡型演算増幅器８０）に侵入する外来ノイズを十分に減少させることはできず、ＥＭＣ耐量の向上効果に限界があるという欠点がある。
本発明は上記問題を解決するためになされたものであって、以下の目的を有するものである。
（１）ＥＭＣ耐量を向上させることが可能な差動増幅器を低コストに提供する。
（２）前記（１）の差動増幅器を用いることにより、ＥＭＣ耐量を向上させることが可能な演算増幅器を低コストに提供する。
（１）ＥＭＣ耐量を向上させることが可能な差動増幅器を低コストに提供する。
（２）前記（１）の差動増幅器を用いることにより、ＥＭＣ耐量を向上させることが可能な演算増幅器を低コストに提供する。
［課題を解決するための手段］および［発明の効果］に記載した（ ）内の符号等は、［発明が解決しようとする課題］および［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
請求項１に記載の発明は、
２つの入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタ（Ｑ１）および第２差動入力トランジスタ（Ｑ２）と、
その第１差動入力トランジスタ（Ｑ１）および第２差動入力トランジスタ（Ｑ２）の負荷となる負荷回路（１５）と、
高電位側電源（Ｖcc）から前記第１差動入力トランジスタ（Ｑ１）および前記第２差動入力トランジスタ（Ｑ２）へ供給される差動電流を設定する抵抗（Ｒ１）と
を備えた差動増幅器（１１）であって、
前記第１差動入力トランジスタ（Ｑ１）および前記第２差動入力トランジスタ（Ｑ２）は、ＰＮＰトランジスタであり、
前記負荷回路（１５）には、ＰＮＰトランジスタが使用されていないことを技術的特徴とする。
２つの入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタ（Ｑ１）および第２差動入力トランジスタ（Ｑ２）と、
その第１差動入力トランジスタ（Ｑ１）および第２差動入力トランジスタ（Ｑ２）の負荷となる負荷回路（１５）と、
高電位側電源（Ｖcc）から前記第１差動入力トランジスタ（Ｑ１）および前記第２差動入力トランジスタ（Ｑ２）へ供給される差動電流を設定する抵抗（Ｒ１）と
を備えた差動増幅器（１１）であって、
前記第１差動入力トランジスタ（Ｑ１）および前記第２差動入力トランジスタ（Ｑ２）は、ＰＮＰトランジスタであり、
前記負荷回路（１５）には、ＰＮＰトランジスタが使用されていないことを技術的特徴とする。
請求項２に記載の発明は、
請求項１に記載の差動増幅器（１１）と、
その差動増幅器（１１）から出力された出力信号を増幅して出力する出力回路（１４）と
を備えた演算増幅器（１０）であって、
前記出力回路（１４）には、ＰＮＰトランジスタが使用されていないことを技術的特徴とする。
請求項１に記載の差動増幅器（１１）と、
その差動増幅器（１１）から出力された出力信号を増幅して出力する出力回路（１４）と
を備えた演算増幅器（１０）であって、
前記出力回路（１４）には、ＰＮＰトランジスタが使用されていないことを技術的特徴とする。
請求項３に記載の発明は、
請求項２に記載の演算増幅器（１０）において、
前記出力回路（１４）は、ＮＰＮトランジスタ（Ｑ６）のエミッタ接地回路によって構成されていることを技術的特徴とする。
請求項２に記載の演算増幅器（１０）において、
前記出力回路（１４）は、ＮＰＮトランジスタ（Ｑ６）のエミッタ接地回路によって構成されていることを技術的特徴とする。
請求項４に記載の発明は、
請求項３に記載の演算増幅器（１０）において、
前記差動増幅器（１１）と前記出力回路（１４）との間に接続されたＮＰＮトランジスタ（Ｑ５）から成るエミッタフォロワを備え、
前記負荷回路（１５）は、ベース電流補償型カレントミラー回路によって構成された能動負荷回路であることを技術的特徴とする。
請求項３に記載の演算増幅器（１０）において、
前記差動増幅器（１１）と前記出力回路（１４）との間に接続されたＮＰＮトランジスタ（Ｑ５）から成るエミッタフォロワを備え、
前記負荷回路（１５）は、ベース電流補償型カレントミラー回路によって構成された能動負荷回路であることを技術的特徴とする。
請求項５に記載の発明は、
２つの入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタ（Ｑ１１）および第２差動入力トランジスタ（Ｑ１２）と、
その第１差動入力トランジスタ（Ｑ１１）および第２差動入力トランジスタ（Ｑ１２）の負荷となる負荷回路（４５）と、
高電位側電源（Ｖcc）から前記第１差動入力トランジスタ（Ｑ１１）および前記第２差動入力トランジスタ（Ｑ１２）へ供給される差動電流を設定する抵抗（Ｒ１）と
を備えた差動増幅器（４１）であって、
前記第１差動入力トランジスタ（Ｑ１１）および前記第２差動入力トランジスタ（Ｑ１２）は、ＰＭＯＳトランジスタであり、
前記負荷回路（４５）には、ＰＭＯＳトランジスタが使用されていないことを技術的特徴とする。
２つの入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタ（Ｑ１１）および第２差動入力トランジスタ（Ｑ１２）と、
その第１差動入力トランジスタ（Ｑ１１）および第２差動入力トランジスタ（Ｑ１２）の負荷となる負荷回路（４５）と、
高電位側電源（Ｖcc）から前記第１差動入力トランジスタ（Ｑ１１）および前記第２差動入力トランジスタ（Ｑ１２）へ供給される差動電流を設定する抵抗（Ｒ１）と
を備えた差動増幅器（４１）であって、
前記第１差動入力トランジスタ（Ｑ１１）および前記第２差動入力トランジスタ（Ｑ１２）は、ＰＭＯＳトランジスタであり、
前記負荷回路（４５）には、ＰＭＯＳトランジスタが使用されていないことを技術的特徴とする。
請求項６に記載の発明は、
請求項５に記載の差動増幅器（４１）と、
その差動増幅器（４１）から出力された出力信号を増幅して出力する出力回路（４３）と
を備えた演算増幅器（４０）であって、
前記出力回路（４３）には、ＰＭＯＳトランジスタが使用されていないことを技術的特徴とする。
請求項５に記載の差動増幅器（４１）と、
その差動増幅器（４１）から出力された出力信号を増幅して出力する出力回路（４３）と
を備えた演算増幅器（４０）であって、
前記出力回路（４３）には、ＰＭＯＳトランジスタが使用されていないことを技術的特徴とする。
請求項７に記載の発明は、
請求項６に記載の演算増幅器において、
前記出力回路（４３）は、ＮＭＯＳトランジスタ（Ｑ１６）のソース接地回路によって構成されていることを技術的特徴とする。
請求項６に記載の演算増幅器において、
前記出力回路（４３）は、ＮＭＯＳトランジスタ（Ｑ１６）のソース接地回路によって構成されていることを技術的特徴とする。
請求項８に記載の発明は、
請求項１または請求項５に記載の差動増幅器において、
前記高電位側電源（Ｖcc）と前記抵抗（Ｒ１）との間に順方向接続されたダイオード（Ｄ，Ｄａ）を備えたことを技術的特徴とする。
請求項１または請求項５に記載の差動増幅器において、
前記高電位側電源（Ｖcc）と前記抵抗（Ｒ１）との間に順方向接続されたダイオード（Ｄ，Ｄａ）を備えたことを技術的特徴とする。
請求項９に記載の発明は、
請求項２，３，４，６，７のいずれか１項に記載の演算増幅器において、
前記高電位側電源（Ｖcc）と前記出力回路（１４，４３）との間に順方向接続されたダイオード（Ｄ，Ｄｂ）を備えたことを技術的特徴とする。
請求項２，３，４，６，７のいずれか１項に記載の演算増幅器において、
前記高電位側電源（Ｖcc）と前記出力回路（１４，４３）との間に順方向接続されたダイオード（Ｄ，Ｄｂ）を備えたことを技術的特徴とする。
＜請求項１：第１実施形態に該当（図１参照）＞
請求項１の差動増幅器（１１）は、各入力端子（ＩＮ−，ＩＮ＋）に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された出力信号を差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタから出力する。
このとき、各差動入力トランジスタ（Ｑ１，Ｑ２）は、各入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電流が差動電流となる。
請求項１の差動増幅器（１１）は、各入力端子（ＩＮ−，ＩＮ＋）に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された出力信号を差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタから出力する。
このとき、各差動入力トランジスタ（Ｑ１，Ｑ２）は、各入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電流が差動電流となる。
従来の差動増幅器（８１）では、カレントミラー回路によって構成されたバイアス回路（８２）を用い、バイアス回路（８２）を構成するＰＮＰトランジスタ（Ｑ２２）を定電流源として各差動入力トランジスタ（Ｑ１，Ｑ２）に一定のコレクタ電流を供給している。
それに対して、請求項１の差動増幅器（１１）では、高電位側電源（Ｖcc）から各差動入力トランジスタ（Ｑ１，Ｑ２）へ供給されるコレクタ電流（バイアス電流）を抵抗（Ｒ１）によって設定している。
それに対して、請求項１の差動増幅器（１１）では、高電位側電源（Ｖcc）から各差動入力トランジスタ（Ｑ１，Ｑ２）へ供給されるコレクタ電流（バイアス電流）を抵抗（Ｒ１）によって設定している。
受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、高電位側電源（Ｖcc）から侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、高電位側電源（Ｖcc）から侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
従って、請求項１の差動増幅器（１１）では、従来の差動増幅器（８１）のバイアス回路（８２）を構成するＰＮＰトランジスタ（Ｑ２２）を省き、その代わりに抵抗（Ｒ１）を設けているため、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＮＰトランジスタ（Ｑ２２）が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
尚、抵抗（Ｒ１）の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
そして、請求項１の差動増幅器（１１）では、高電位側電源（Ｖcc）から侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、請求項１の差動増幅器（１１）では、従来の差動増幅器（８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、請求項１の差動増幅器（１１）では、従来の差動増幅器（８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
＜請求項２：第１実施形態に該当（図１参照）＞
請求項２の演算増幅器（１０）は、請求項１の差動増幅器（１１）と、その差動増幅器（１１）から出力された出力信号を増幅して出力する出力回路（１４）とを備えている。そして、出力回路（１４）には、ＰＮＰトランジスタが使用されていない。
請求項２の演算増幅器（１０）は、請求項１の差動増幅器（１１）と、その差動増幅器（１１）から出力された出力信号を増幅して出力する出力回路（１４）とを備えている。そして、出力回路（１４）には、ＰＮＰトランジスタが使用されていない。
従来の演算増幅器（８０）における出力回路（８４）では、カレントミラー回路によって構成されたバイアス回路（８２）を用い、バイアス回路（８２）を構成するＰＮＰトランジスタ（Ｑ２４）を定電流源として出力回路（８４）に電源を供給している。
それに対して、請求項２の演算増幅器（１０）における出力回路（１４）は、従来の演算増幅器（８０）のバイアス回路（８２）を構成するＰＮＰトランジスタ（Ｑ２４）を省いているため、請求項１と同様の理由により、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＮＰトランジスタ（Ｑ２４）が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
それに対して、請求項２の演算増幅器（１０）における出力回路（１４）は、従来の演算増幅器（８０）のバイアス回路（８２）を構成するＰＮＰトランジスタ（Ｑ２４）を省いているため、請求項１と同様の理由により、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＮＰトランジスタ（Ｑ２４）が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
そして、請求項２の演算増幅器（１０）では、高電位側電源（Ｖcc）から侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、請求項２の演算増幅器（１０）では、従来の演算増幅器（８０）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、請求項２の演算増幅器（１０）では、従来の演算増幅器（８０）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
＜請求項３：第１実施形態に該当（図１参照）＞
請求項３によれば、出力回路（１４）がＮＰＮトランジスタ（Ｑ６）のエミッタ接地回路によって構成されているため、出力回路（１４）を単純な回路構成にして低コスト化を図ることができる。
請求項３によれば、出力回路（１４）がＮＰＮトランジスタ（Ｑ６）のエミッタ接地回路によって構成されているため、出力回路（１４）を単純な回路構成にして低コスト化を図ることができる。
＜請求項４：第１実施形態に該当（図１参照）＞
請求項４によれば、差動増幅器（１１）と出力回路（１４）との間に接続されたＮＰＮトランジスタ（Ｑ５）から成るエミッタフォロワを備えているため、差動増幅器（１１）と出力回路（１４）の相互干渉を防止することができる。
請求項４によれば、差動増幅器（１１）と出力回路（１４）との間に接続されたＮＰＮトランジスタ（Ｑ５）から成るエミッタフォロワを備えているため、差動増幅器（１１）と出力回路（１４）の相互干渉を防止することができる。
そして、請求項４の負荷回路（１５）は、ベース電流補償型カレントミラー回路によって構成された能動負荷回路であるため、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電圧を同じにすることが可能になり、差動増幅器（１１）を確実に動作させることができる。
すなわち、第２差動入力トランジスタ（Ｑ２）のコレクタ電圧は、出力回路（１４）を構成するトランジスタ（Ｑ６）のベース・エミッタ間電圧ＶBEと、エミッタフォロワを構成するトランジスタ（Ｑ５）のベース・エミッタ間電圧ＶBEとを加算した電圧値（＝２×ＶBE）になる。
ところで、負荷回路（１５）をワイドラー型カレントミラー回路によって構成された能動負荷回路（８６）にした場合には、第１差動入力トランジスタ（Ｑ１）のコレクタ電圧は、ワイドラー型カレントミラー回路の入力側トランジスタ（Ｑ３）のベース・エミッタ間電圧ＶBEになるため、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電圧が異なった電圧値になる。
すると、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電流（差動電流）にアーリー効果によるアンバランスが生じ、差動増幅器（１１）が正常動作しなくなるおそれがある。
ところで、負荷回路（１５）をワイドラー型カレントミラー回路によって構成された能動負荷回路（８６）にした場合には、第１差動入力トランジスタ（Ｑ１）のコレクタ電圧は、ワイドラー型カレントミラー回路の入力側トランジスタ（Ｑ３）のベース・エミッタ間電圧ＶBEになるため、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電圧が異なった電圧値になる。
すると、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電流（差動電流）にアーリー効果によるアンバランスが生じ、差動増幅器（１１）が正常動作しなくなるおそれがある。
そこで、負荷回路（１５）をベース電流補償型カレントミラー回路によって構成された能動負荷回路にすると、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電圧が同じ電圧値（＝２×ＶBE）になるため、各差動入力トランジスタ（Ｑ１，Ｑ２）のコレクタ電流のバランスをとることが可能になるため、差動増幅器（１１）を正常動作させることができる。
＜請求項５：第３実施形態に該当（図５参照）＞
請求項５の差動増幅器（４１）は、各入力端子（ＩＮ−，ＩＮ＋）に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された出力信号を差動入力トランジスタ（Ｑ１１，Ｑ１２）のドレインから出力する。
このとき、各差動入力トランジスタ（Ｑ１１，Ｑ１２）は、各入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各差動入力トランジスタ（Ｑ１，Ｑ２）のドレイン電流が差動電流となる。
請求項５の差動増幅器（４１）は、各入力端子（ＩＮ−，ＩＮ＋）に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された出力信号を差動入力トランジスタ（Ｑ１１，Ｑ１２）のドレインから出力する。
このとき、各差動入力トランジスタ（Ｑ１１，Ｑ１２）は、各入力端子（ＩＮ−，ＩＮ＋）に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各差動入力トランジスタ（Ｑ１，Ｑ２）のドレイン電流が差動電流となる。
請求項５の差動増幅器（４１）では、高電位側電源（Ｖcc）から各差動入力トランジスタ（Ｑ１，Ｑ２）へ供給されるドレイン電流（バイアス電流）を抵抗（Ｒ１）によって設定している。
ところで、ＭＯＳトランジスタによって構成された従来の差動増幅器では、カレントミラー回路によって構成されたバイアス回路を用い、バイアス回路を構成するＰＭＯＳトランジスタを定電流源として各差動入力トランジスタ（Ｑ１，Ｑ２）に一定のドレイン電流を供給する方式がとられている。
ところで、ＭＯＳトランジスタによって構成された従来の差動増幅器では、カレントミラー回路によって構成されたバイアス回路を用い、バイアス回路を構成するＰＭＯＳトランジスタを定電流源として各差動入力トランジスタ（Ｑ１，Ｑ２）に一定のドレイン電流を供給する方式がとられている。
受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＭＯＳトランジスタに比べ、電源基準で動作するＰＭＯＳトランジスタは、高電位側電源（Ｖcc）から侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＭＯＳトランジスタに比べ、電源基準で動作するＰＭＯＳトランジスタは、高電位側電源（Ｖcc）から侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
従って、請求項５の差動増幅器（４１）では、従来の差動増幅器のバイアス回路を構成するＰＭＯＳトランジスタを省き、その代わりに抵抗（Ｒ１）を設けているため、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＭＯＳトランジスタが誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
尚、抵抗（Ｒ１）の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
そして、請求項５の差動増幅器（４１）では、高電位側電源（Ｖcc）から侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、請求項５の差動増幅器（４１）では、従来の差動増幅器や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、請求項５の差動増幅器（４１）では、従来の差動増幅器や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
＜請求項６：第３実施形態に該当（図５参照）＞
請求項６の演算増幅器（４０）は、請求項５の差動増幅器（４１）と、その差動増幅器（４１）から出力された出力信号を増幅して出力する出力回路（４３）とを備えている。そして、出力回路（４３）には、ＰＭＯＳトランジスタが使用されていない。
請求項６の演算増幅器（４０）は、請求項５の差動増幅器（４１）と、その差動増幅器（４１）から出力された出力信号を増幅して出力する出力回路（４３）とを備えている。そして、出力回路（４３）には、ＰＭＯＳトランジスタが使用されていない。
ところで、ＭＯＳトランジスタによって構成された従来の演算増幅器における出力回路では、カレントミラー回路によって構成されたバイアス回路を用い、バイアス回路を構成するＰＭＯＳトランジスタを定電流源として出力回路（４３）に電源を供給する方式がとられている。
それに対して、請求項６の演算増幅器（４０）における出力回路（４３）は、従来の演算増幅器のバイアス回路を構成するＰＭＯＳトランジスタを省いているため、請求項５と同様の理由により、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＭＯＳトランジスタが誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
それに対して、請求項６の演算増幅器（４０）における出力回路（４３）は、従来の演算増幅器のバイアス回路を構成するＰＭＯＳトランジスタを省いているため、請求項５と同様の理由により、高電位側電源（Ｖcc）から侵入する外来ノイズによって当該ＰＭＯＳトランジスタが誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
そして、請求項６の演算増幅器（４０）では、高電位側電源（Ｖcc）から侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、請求項６の演算増幅器（４０）では、従来の演算増幅器（８０）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、請求項６の演算増幅器（４０）では、従来の演算増幅器（８０）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
＜請求項７：第３実施形態に該当（図５参照）＞
請求項７によれば、出力回路（４３）がＮＭＯＳトランジスタ（Ｑ１６）のソース接地回路によって構成されているため、出力回路（４３）を単純な回路構成にして低コスト化を図ることができる。
請求項７によれば、出力回路（４３）がＮＭＯＳトランジスタ（Ｑ１６）のソース接地回路によって構成されているため、出力回路（４３）を単純な回路構成にして低コスト化を図ることができる。
＜請求項８：第２実施形態または第４実施形態に該当（図３，図４，図６，図７参照）＞
請求項８の差動増幅器（１１，４１）では、高電位側電源（Ｖcc）と差動電流を設定する抵抗（Ｒ１）との間に順方向接続されたダイオード（Ｄ，Ｄａ）を備えている。
従って、請求項８によれば、高電位側電源（Ｖcc）から差動増幅器（１１，４１）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオード（Ｄ，Ｄａ）によって除去されるため、ＥＭＣ耐量を更に向上させることができる。
請求項８の差動増幅器（１１，４１）では、高電位側電源（Ｖcc）と差動電流を設定する抵抗（Ｒ１）との間に順方向接続されたダイオード（Ｄ，Ｄａ）を備えている。
従って、請求項８によれば、高電位側電源（Ｖcc）から差動増幅器（１１，４１）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオード（Ｄ，Ｄａ）によって除去されるため、ＥＭＣ耐量を更に向上させることができる。
＜請求項９：第２実施形態または第４実施形態に該当（図３，図４，図６，図７参照）＞
請求項９の演算増幅器（２０，３０，５０，６０）では、高電位側電源（Ｖcc）と出力回路（１４，４３）との間に順方向接続されたダイオード（Ｄ，Ｄｂ）を備えている。
従って、請求項９によれば、高電位側電源（Ｖcc）から出力回路（１４，４３）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオード（Ｄ，Ｄｂ）によって除去されるため、ＥＭＣ耐量を更に向上させることができる。
請求項９の演算増幅器（２０，３０，５０，６０）では、高電位側電源（Ｖcc）と出力回路（１４，４３）との間に順方向接続されたダイオード（Ｄ，Ｄｂ）を備えている。
従って、請求項９によれば、高電位側電源（Ｖcc）から出力回路（１４，４３）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオード（Ｄ，Ｄｂ）によって除去されるため、ＥＭＣ耐量を更に向上させることができる。
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図８に示した従来技術と同一の構成部材および構成要素については符号を等しくして説明を省略してある。また、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
＜第１実施形態＞
図１は、第１実施形態の不平衡型演算増幅器（オペアンプ）１０を示す回路図である。
不平衡型演算増幅器１０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
図１は、第１実施形態の不平衡型演算増幅器（オペアンプ）１０を示す回路図である。
不平衡型演算増幅器１０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型差動増幅器１１は、差動入力回路８５および能動負荷回路１５から構成されている。
差動入力回路８５は、第１差動入力トランジスタＱ１および第２差動入力トランジスタＱ２から構成されている。
各トランジスタＱ１，Ｑ２のエミッタは、抵抗Ｒ１を介して電源Ｖccに接続されている。
差動入力回路８５は、第１差動入力トランジスタＱ１および第２差動入力トランジスタＱ２から構成されている。
各トランジスタＱ１，Ｑ２のエミッタは、抵抗Ｒ１を介して電源Ｖccに接続されている。
トランジスタＱ１のベースは、差動入力回路８５（不平衡型演算増幅器１０、不平衡型差動増幅器１１）の反転入力端子として機能し、反転入力端子ＩＮ−に接続されている。
トランジスタＱ２のベースは、差動入力回路８５（不平衡型演算増幅器１０、不平衡型差動増幅器１１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ２のコレクタは、差動入力回路８５（不平衡型差動増幅器１１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ２のコレクタと出力端子ＯＵＴの間に接続されている。
トランジスタＱ２のベースは、差動入力回路８５（不平衡型演算増幅器１０、不平衡型差動増幅器１１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ２のコレクタは、差動入力回路８５（不平衡型差動増幅器１１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ２のコレクタと出力端子ＯＵＴの間に接続されている。
能動負荷回路１５は、各トランジスタＱ３，Ｑ４，Ｑ７および各抵抗Ｒ３〜Ｒ５から構成されている。
トランジスタＱ３のコレクタは、トランジスタＱ１のコレクタに接続されている。
トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタに接続されている。
トランジスタＱ３のコレクタは、トランジスタＱ１のコレクタに接続されている。
トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタに接続されている。
トランジスタＱ７のベースは各トランジスタＱ１，Ｑ３のコレクタに接続され、トランジスタＱ７のエミッタは各トランジスタＱ３，Ｑ４のベースに接続されると共に抵抗Ｒ５を介してグランドに接続され、トランジスタＱ７のコレクタはトランジスタＱ５のコレクタに接続されている。
すなわち、トランジスタＱ３のコレクタ・ベース間は、トランジスタＱ７のベース・エミッタ経路を介して接続されている。
そして、各トランジスタＱ３，Ｑ４，Ｑ７は、ベース電流補償型カレントミラー回路を構成し、そのカレントミラー回路は差動入力回路８５の能動負荷として機能する。
各トランジスタＱ３，Ｑ４のエミッタはそれぞれ抵抗Ｒ３，Ｒ４を介してグランドに接続され、カレントミラー回路の入力側トランジスタＱ３のベースは、カレントミラー回路の出力側トランジスタＱ４のベースに接続されている。
そして、各トランジスタＱ３，Ｑ４，Ｑ７は、ベース電流補償型カレントミラー回路を構成し、そのカレントミラー回路は差動入力回路８５の能動負荷として機能する。
各トランジスタＱ３，Ｑ４のエミッタはそれぞれ抵抗Ｒ３，Ｒ４を介してグランドに接続され、カレントミラー回路の入力側トランジスタＱ３のベースは、カレントミラー回路の出力側トランジスタＱ４のベースに接続されている。
バッファ回路１３は、各トランジスタＱ５，Ｑ７および各抵抗Ｒ５，Ｒ６，Ｒ２４から構成されている。
トランジスタＱ５のエミッタは抵抗Ｒ６を介してグランドに接続され、トランジスタＱ５のコレクタは抵抗Ｒ２４を介して電源Ｖccに接続され、トランジスタＱ５のベースは各トランジスタＱ２，Ｑ４のコレクタに接続されている。
トランジスタＱ５のエミッタは抵抗Ｒ６を介してグランドに接続され、トランジスタＱ５のコレクタは抵抗Ｒ２４を介して電源Ｖccに接続され、トランジスタＱ５のベースは各トランジスタＱ２，Ｑ４のコレクタに接続されている。
出力回路１４は、トランジスタＱ６および抵抗Ｒ２から構成されている。
トランジスタＱ６と抵抗Ｒ２は、電源Ｖccとグランドの間に直列接続されている。
トランジスタＱ６のエミッタはグランドに接続され、トランジスタＱ６のコレクタは抵抗Ｒ２を介して電源Ｖccに接続され、トランジスタＱ６のベースはトランジスタＱ５のエミッタに接続されている。
トランジスタＱ６と抵抗Ｒ２は、電源Ｖccとグランドの間に直列接続されている。
トランジスタＱ６のエミッタはグランドに接続され、トランジスタＱ６のコレクタは抵抗Ｒ２を介して電源Ｖccに接続され、トランジスタＱ６のベースはトランジスタＱ５のエミッタに接続されている。
トランジスタＱ６のベースは、出力回路１４の入力端子として機能する。
トランジスタＱ６のコレクタは、出力回路１４（不平衡型演算増幅器１０、不平衡型差動増幅器１１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
尚、各抵抗Ｒ２４，Ｒ６，Ｒ２および各トランジスタＱ５，Ｑ６により、トランジスタＱ６のエミッタ接地回路が構成されている。
トランジスタＱ６のコレクタは、出力回路１４（不平衡型演算増幅器１０、不平衡型差動増幅器１１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
尚、各抵抗Ｒ２４，Ｒ６，Ｒ２および各トランジスタＱ５，Ｑ６により、トランジスタＱ６のエミッタ接地回路が構成されている。
バイアス回路１２は、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２，Ｒ２４から構成されている。
抵抗Ｒ１は、各トランジスタＱ１，Ｑ２のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能する。
抵抗Ｒ２４は、トランジスタＱ５のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ５の負荷としても機能する。
抵抗Ｒ２は、トランジスタＱ６のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ６の負荷としても機能する。
抵抗Ｒ１は、各トランジスタＱ１，Ｑ２のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能する。
抵抗Ｒ２４は、トランジスタＱ５のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ５の負荷としても機能する。
抵抗Ｒ２は、トランジスタＱ６のコレクタ電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ６の負荷としても機能する。
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
第１実施形態によれば、以下の作用・効果を得ることができる。
［１］不平衡型差動増幅器１１は、各入力端子ＩＮ−，ＩＮ＋に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された不平衡出力信号を各トランジスタＱ２，Ｑ４のコレクタから出力する。
このとき、差動入力回路８５を構成する一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のコレクタ電流が差動電流となる。
このとき、差動入力回路８５を構成する一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のコレクタ電流が差動電流となる。
不平衡型差動増幅器１１から出力された不平衡出力信号は、バッファ回路１３を構成するトランジスタＱ５のエミッタフォロワを介して、出力回路１４を構成するトランジスタＱ６のベースへ出力される。
出力回路１４は、不平衡型差動増幅器１１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号をトランジスタＱ６のコレクタから出力端子ＯＵＴを介して出力する。
このとき、位相補償用コンデンサＣは、出力端子ＯＵＴから出力される不平衡出力信号の位相を補償する。
出力回路１４は、不平衡型差動増幅器１１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号をトランジスタＱ６のコレクタから出力端子ＯＵＴを介して出力する。
このとき、位相補償用コンデンサＣは、出力端子ＯＵＴから出力される不平衡出力信号の位相を補償する。
［２］従来の不平衡型差動増幅器８１（不平衡型演算増幅器８０）では、カレントミラー回路によって構成されたバイアス回路８２を用い、バイアス回路８２を構成するＰＮＰトランジスタＱ２２を定電流源として各トランジスタＱ１，Ｑ２に一定のコレクタ電流を供給している。
それに対して、第１実施形態の不平衡型差動増幅器１１（不平衡型演算増幅器１０）では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２，Ｒ２４だけから構成されたバイアス回路１２を用い、電源Ｖccから各トランジスタＱ１，Ｑ２へ供給されるコレクタ電流（バイアス電流）を抵抗Ｒ１によって設定している。
それに対して、第１実施形態の不平衡型差動増幅器１１（不平衡型演算増幅器１０）では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２，Ｒ２４だけから構成されたバイアス回路１２を用い、電源Ｖccから各トランジスタＱ１，Ｑ２へ供給されるコレクタ電流（バイアス電流）を抵抗Ｒ１によって設定している。
受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＰＮトランジスタに比べ、電源基準で動作するＰＮＰトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
従って、第１実施形態の不平衡型差動増幅器１１（不平衡型演算増幅器１０）では、従来の不平衡型差動増幅器８１（不平衡型演算増幅器８０）からＰＮＰトランジスタＱ２２を省き、その代わりに抵抗Ｒ１を設けているため、電源Ｖccから侵入する外来ノイズによってＰＮＰトランジスタＱ２２が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
尚、抵抗Ｒ１の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
［３］従来の不平衡型演算増幅器８０における出力回路８４では、カレントミラー回路によって構成されたバイアス回路８２を用い、バイアス回路８２を構成するＰＮＰトランジスタＱ２４を定電流源としてトランジスタＱ６に一定のコレクタ電流を供給している。
それに対して、第１実施形態の不平衡型演算増幅器１０における出力回路１４では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２，Ｒ２４だけから構成されたバイアス回路１２を用い、電源ＶccからトランジスタＱ６へ供給されるコレクタ電流（バイアス電流）を抵抗Ｒ２によって設定している。
それに対して、第１実施形態の不平衡型演算増幅器１０における出力回路１４では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２，Ｒ２４だけから構成されたバイアス回路１２を用い、電源ＶccからトランジスタＱ６へ供給されるコレクタ電流（バイアス電流）を抵抗Ｒ２によって設定している。
従って、第１実施形態の不平衡型演算増幅器１０における出力回路１４では、従来の不平衡型演算増幅器８０における出力回路８４からＰＮＰトランジスタＱ２４を省き、その代わりに抵抗Ｒ２を設けているため、前記［２］と同様の理由により、電源Ｖccから侵入する外来ノイズによってＰＮＰトランジスタＱ２４が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
尚、抵抗Ｒ２の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
［４］従来の不平衡型演算増幅器８０では、ＰＮＰトランジスタＱ２１，Ｑ２３，Ｑ２６を備えている。
それに対して、第１実施形態の不平衡型演算増幅器１０では、従来のＰＮＰトランジスタＱ２１，Ｑ２３，Ｑ２６に相当するＰＮＰトランジスタを備えていない。
それに対して、第１実施形態の不平衡型演算増幅器１０では、従来のＰＮＰトランジスタＱ２１，Ｑ２３，Ｑ２６に相当するＰＮＰトランジスタを備えていない。
従って、第１実施形態の不平衡型演算増幅器１０では、前記［２］と同様の理由により、電源Ｖccから侵入する外来ノイズによってＰＮＰトランジスタＱ２１，Ｑ２３，Ｑ２６が誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
［５］不平衡型演算増幅器１０（不平衡型差動増幅器１１）では、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流（不平衡型差動増幅器１１の差動電流）を抵抗Ｒ１によって設定しているため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が変動すると、各トランジスタＱ１，Ｑ２のコレクタ電流も変動してしまう。
そのため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動すると、各トランジスタＱ１，Ｑ２のコレクタ電流も大きく変動することになり、不平衡型演算増幅器１０（不平衡型差動増幅器１１）の正常動作が阻害されるおそれがある。
そのため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動すると、各トランジスタＱ１，Ｑ２のコレクタ電流も大きく変動することになり、不平衡型演算増幅器１０（不平衡型差動増幅器１１）の正常動作が阻害されるおそれがある。
従って、不平衡型演算増幅器１０（不平衡型差動増幅器１１）は、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が極力一定になるような状況で使用することが望ましい。
具体的には、Ｄ／Ａ（Digital-to-Analog）変換器の出力用バッファとして不平衡型演算増幅器１０を用いる場合には、図２（Ａ）に示すボルテージフォロワを構成すると、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動するおそれがあるため望ましくない。
具体的には、Ｄ／Ａ（Digital-to-Analog）変換器の出力用バッファとして不平衡型演算増幅器１０を用いる場合には、図２（Ａ）に示すボルテージフォロワを構成すると、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動するおそれがあるため望ましくない。
そこで、ＤＡ変換器の出力用バッファとして不平衡型演算増幅器１０を用いる場合には、図２（Ｂ）に示す各抵抗Ｒａ〜Ｒｄを用いた反転増幅回路を構成すれば、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動しないため、不平衡型演算増幅器１０の正常動作を維持できる。
［６］グランドから不平衡型差動増幅器１１（不平衡型演算増幅器１０）に侵入する外来ノイズは、各抵抗Ｒ３〜Ｒ５によって減少（減衰）される。
また、各抵抗Ｒ３，Ｒ４を同一抵抗値に設定することにより、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流のバランスをとって差動入力回路８５（不平衡型差動増幅器１１）の対称性を高めることが可能になるため、グランドから侵入する外来ノイズに起因して各トランジスタＱ１，Ｑ２のコレクタ電流にアンバランスが生じるのを防止できる。
また、各抵抗Ｒ３，Ｒ４を同一抵抗値に設定することにより、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流のバランスをとって差動入力回路８５（不平衡型差動増幅器１１）の対称性を高めることが可能になるため、グランドから侵入する外来ノイズに起因して各トランジスタＱ１，Ｑ２のコレクタ電流にアンバランスが生じるのを防止できる。
その結果、グランドから不平衡型差動増幅器１１（不平衡型演算増幅器１０）に侵入する外来ノイズに対するＥＭＣ耐量を向上させることができる。
尚、各抵抗Ｒ３，Ｒ４の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
尚、各抵抗Ｒ３，Ｒ４の抵抗値は大きくするほどＥＭＣ耐量を向上させることができるものの、例えば１０ｋΩ以上に設定すれば十分な効果を発揮できることが、発明者の実験によって明らかとなっている。
［７］能動負荷回路１５は、各トランジスタＱ３，Ｑ４，Ｑ７を備えたベース電流補償型カレントミラー回路によって構成されている。
ここで、トランジスタＱ７のコレクタ電流が各トランジスタＱ３，Ｑ４のベース電流として供給される。
尚、各トランジスタＱ１，Ｑ３のコレクタ電流の一部がトランジスタＱ７のベース電流となるため、トランジスタＱ７のベース電流が各トランジスタＱ１，Ｑ３のコレクタ電流に与える影響が無視できるほど小さくなければならない。
ここで、トランジスタＱ７のコレクタ電流が各トランジスタＱ３，Ｑ４のベース電流として供給される。
尚、各トランジスタＱ１，Ｑ３のコレクタ電流の一部がトランジスタＱ７のベース電流となるため、トランジスタＱ７のベース電流が各トランジスタＱ１，Ｑ３のコレクタ電流に与える影響が無視できるほど小さくなければならない。
トランジスタＱ７のエミッタ（各トランジスタＱ３，Ｑ４のベース）は、トランジスタＱ３によるＮＦＢが作用して極めて低いインピーダンスになっているため、各抵抗Ｒ３〜Ｒ５を設けてもトランジスタＱ４のミラー効果を小さくすることができる。
［８］不平衡型差動増幅器１１と出力回路１４の間に、バッファ回路１３を構成するトランジスタＱ５のエミッタフォロワを設けている理由は、不平衡型差動増幅器１１と出力回路１４の相互干渉を防止するためである。
［９］ベース電流補償型カレントミラー回路によって構成された能動負荷回路１５を用いることにより、トランジスタＱ７を設けている理由は、不平衡型差動増幅器１１の能動負荷回路１５を構成する各トランジスタＱ３，Ｑ４のコレクタ電圧（各トランジスタＱ１，Ｑ２のコレクタ電圧）を同じにすることにより、不平衡型差動増幅器１１を確実に動作させるためである。
すなわち、各トランジスタＱ２，Ｑ４のコレクタ電圧は、各トランジスタＱ５，Ｑ６のベース・エミッタ間電圧ＶBEを加算した電圧値（＝２×ＶBE）になる。
ところで、トランジスタＱ７を省き、従来の能動負荷回路８６のようにトランジスタＱ３のベースとコレクタを接続した場合（ワイドラー型カレントミラー回路によって構成された能動負荷回路８６を用いた場合）には、各トランジスタＱ１，Ｑ３のコレクタ電圧はトランジスタＱ３のベース・エミッタ間電圧ＶBEになるため、各トランジスタＱ３，Ｑ４のコレクタ電圧（各トランジスタＱ１，Ｑ２のコレクタ電圧）が異なった電圧値になる。
すると、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流（不平衡型差動増幅器１１の差動電流）にアーリー効果によるアンバランスが生じ、不平衡型差動増幅器１１が正常動作しなくなるおそれがある。
ところで、トランジスタＱ７を省き、従来の能動負荷回路８６のようにトランジスタＱ３のベースとコレクタを接続した場合（ワイドラー型カレントミラー回路によって構成された能動負荷回路８６を用いた場合）には、各トランジスタＱ１，Ｑ３のコレクタ電圧はトランジスタＱ３のベース・エミッタ間電圧ＶBEになるため、各トランジスタＱ３，Ｑ４のコレクタ電圧（各トランジスタＱ１，Ｑ２のコレクタ電圧）が異なった電圧値になる。
すると、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流（不平衡型差動増幅器１１の差動電流）にアーリー効果によるアンバランスが生じ、不平衡型差動増幅器１１が正常動作しなくなるおそれがある。
そこで、トランジスタＱ７を設けると、各トランジスタＱ１，Ｑ３のコレクタ電圧は、各トランジスタＱ３，Ｑ７のベース・エミッタ間電圧ＶBEを加算した電圧値（＝２×ＶBE）になるため、各トランジスタＱ３，Ｑ４のコレクタ電圧（各トランジスタＱ１，Ｑ２のコレクタ電圧）が同じ電圧値になる。
その結果、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流のバランスをとることが可能になるため、不平衡型差動増幅器１１を正常動作させることができる。
その結果、差動入力回路８５を構成する各トランジスタＱ１，Ｑ２のコレクタ電流のバランスをとることが可能になるため、不平衡型差動増幅器１１を正常動作させることができる。
［１０］第１実施形態の不平衡型演算増幅器１０では、出力回路１４がトランジスタＱ６のエミッタ接地回路によって構成されているため、出力回路１４を単純な回路構成にして低コスト化を図ることができる。
［１１］第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）を評価した結果、ＥＭＣ耐量を数Ｖ／ｍ〜数十Ｖ／ｍに向上可能なことが、発明者の実験によって明らかとなっている。
そして、第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）では、前記［２］〜［４］により、電源Ｖccから侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）では、従来の不平衡型演算増幅器８０（不平衡型差動増幅器８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）では、従来の不平衡型演算増幅器８０（不平衡型差動増幅器８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
ところで、第１実施形態の不平衡型演算増幅器１０は、各種半導体センサ（例えば、圧力センサ、回転センサ、速度センサ、加速度センサ、角速度センサ、変位センサ、位置センサ、磁気抵抗素子センサなど）の出力信号を増幅する用途に好適であり、例えば、特許文献２の図１に示す半導体圧力センサ装置のオペアンプ（ＯＰ１〜ＯＰ４）や、特許文献２の図１に示す半導体圧力センサ装置のＤ／Ａ変換器（３）の出力用バッファなどに使用できる。
＜第２実施形態＞
図３は、第２実施形態の不平衡型演算増幅器２０を示す回路図である。
不平衡型演算増幅器２０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
図３は、第２実施形態の不平衡型演算増幅器２０を示す回路図である。
不平衡型演算増幅器２０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
第２実施形態の不平衡型演算増幅器２０において、第１実施形態の不平衡型演算増幅器１０と異なるのは、各抵抗Ｒ１，Ｒ２，Ｒ２４と電源Ｖccとの間に順方向接続されたダイオードＤが追加挿入されている点だけである。
第２実施形態によれば、第１実施形態の前記作用・効果に加え、電源Ｖccから不平衡型演算増幅器２０（不平衡型差動増幅器１１）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオードＤによって除去されるため、ＥＭＣ耐量を更に向上させることができる。
図４は、第２実施形態の変形例の不平衡型演算増幅器３０を示す回路図である。
不平衡型演算増幅器３０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤａ〜Ｄｃを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型演算増幅器３０は、不平衡型差動増幅器１１、バイアス回路１２、バッファ回路１３、出力回路１４から構成され、ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮトランジスタＱ３〜Ｑ７、抵抗Ｒ１〜Ｒ６，Ｒ２４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤａ〜Ｄｃを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型演算増幅器３０において、不平衡型演算増幅器２０と異なるのは、各抵抗Ｒ１，Ｒ２，Ｒ２４と電源Ｖccとの間にそれぞれ、順方向接続された各ダイオードＤａ〜Ｄｃが挿入されている点だけである。
このように、各抵抗Ｒ１，Ｒ２，Ｒ２４毎に個別にダイオードＤａ〜Ｄｃを設けるようにしても、電源Ｖccから侵入する負電圧の外来ノイズを各ダイオードＤａ〜Ｄｃによって除去可能であるため、ＥＭＣ耐量を向上させることができる。
このように、各抵抗Ｒ１，Ｒ２，Ｒ２４毎に個別にダイオードＤａ〜Ｄｃを設けるようにしても、電源Ｖccから侵入する負電圧の外来ノイズを各ダイオードＤａ〜Ｄｃによって除去可能であるため、ＥＭＣ耐量を向上させることができる。
＜第３実施形態＞
図５は、第３実施形態の不平衡型演算増幅器４０を示す回路図である。
不平衡型演算増幅器４０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタＱ１１，Ｑ１２、ＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
図５は、第３実施形態の不平衡型演算増幅器４０を示す回路図である。
不平衡型演算増幅器４０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタＱ１１，Ｑ１２、ＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
第３実施形態の不平衡型演算増幅器４０において、第３実施形態の不平衡型演算増幅器１０と異なるのは、ＰＮＰトランジスタＱ１，Ｑ２をＰＭＯＳトランジスタＱ１１，Ｑ１２に置き換えると共に、ＮＰＮトランジスタＱ３，Ｑ４，Ｑ６をＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１６に置き換え、各トランジスタＱ５，Ｑ７および各抵抗Ｒ５，Ｒ６，Ｒ２４を省いた点だけである。
不平衡型差動増幅器４１は、差動入力回路４４および能動負荷回路４５から構成されている。
差動入力回路４４は、第１差動入力トランジスタＱ１１および第２差動入力トランジスタＱ１２から構成されている。
尚、各トランジスタＱ１１，Ｑ１２は同一トランジスタサイズで同一特性である。
各トランジスタＱ１１，Ｑ１２のソースは、抵抗Ｒ１を介して電源Ｖccに接続されている。
差動入力回路４４は、第１差動入力トランジスタＱ１１および第２差動入力トランジスタＱ１２から構成されている。
尚、各トランジスタＱ１１，Ｑ１２は同一トランジスタサイズで同一特性である。
各トランジスタＱ１１，Ｑ１２のソースは、抵抗Ｒ１を介して電源Ｖccに接続されている。
トランジスタＱ１１のゲートは、差動入力回路４４（不平衡型演算増幅器４０、不平衡型差動増幅器４１）の反転入力端子として機能し、反転入力端子ＩＮ−に接続されている。
トランジスタＱ１２のゲートは、差動入力回路４４（不平衡型演算増幅器４０、不平衡型差動増幅器４１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ１２のドレインは、差動入力回路４４（不平衡型差動増幅器４１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ１２のドレインと出力端子ＯＵＴの間に接続されている。
トランジスタＱ１２のゲートは、差動入力回路４４（不平衡型演算増幅器４０、不平衡型差動増幅器４１）の非反転入力端子として機能し、非反転入力端子ＩＮ＋に接続されている。
トランジスタＱ１２のドレインは、差動入力回路４４（不平衡型差動増幅器４１）の出力端子として機能する。
位相補償用コンデンサＣは、トランジスタＱ１２のドレインと出力端子ＯＵＴの間に接続されている。
能動負荷回路４５は、各トランジスタＱ１３，Ｑ１４および各抵抗Ｒ３，Ｒ４から構成されている。
尚、各トランジスタＱ１３，Ｑ１４は同一トランジスタサイズである。
各トランジスタＱ１３，Ｑ１４は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は差動入力回路４４の能動負荷として機能する。
尚、各トランジスタＱ１３，Ｑ１４は同一トランジスタサイズである。
各トランジスタＱ１３，Ｑ１４は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は差動入力回路４４の能動負荷として機能する。
各トランジスタＱ１３，Ｑ１４のソースはグランドに接続され、カレントミラー回路の入力側トランジスタＱ１３のゲートは、カレントミラー回路の出力側トランジスタＱ１４のゲートに接続されている。
トランジスタＱ１３はゲートとドレインを接続したダイオード接続にされており、そのゲートおよびドレインはトランジスタＱ１１のドレインに接続されている。
トランジスタＱ１４のドレインは、トランジスタＱ１２のドレインに接続されている。
トランジスタＱ１３はゲートとドレインを接続したダイオード接続にされており、そのゲートおよびドレインはトランジスタＱ１１のドレインに接続されている。
トランジスタＱ１４のドレインは、トランジスタＱ１２のドレインに接続されている。
出力回路４３は、トランジスタＱ１６および抵抗Ｒ２から構成されている。
トランジスタＱ１６と抵抗Ｒ２は、電源Ｖccとグランドの間に直列接続されている。
トランジスタＱ１６のソースはグランドに接続され、トランジスタＱ１６のドレインは抵抗Ｒ２を介して電源Ｖccに接続され、トランジスタＱ１６のゲートは各トランジスタＱ１２，１４のドレインに接続されている。
尚、抵抗Ｒ２およびトランジスタＱ１６により、トランジスタＱ１６のソース接地回路が構成されている。
トランジスタＱ１６と抵抗Ｒ２は、電源Ｖccとグランドの間に直列接続されている。
トランジスタＱ１６のソースはグランドに接続され、トランジスタＱ１６のドレインは抵抗Ｒ２を介して電源Ｖccに接続され、トランジスタＱ１６のゲートは各トランジスタＱ１２，１４のドレインに接続されている。
尚、抵抗Ｒ２およびトランジスタＱ１６により、トランジスタＱ１６のソース接地回路が構成されている。
トランジスタＱ１６のゲートは、出力回路４３の入力端子として機能する。
トランジスタＱ１６のドレインは、出力回路４３（不平衡型演算増幅器４０、不平衡型差動増幅器４１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
トランジスタＱ１６のドレインは、出力回路４３（不平衡型演算増幅器４０、不平衡型差動増幅器４１）の出力端子として機能し、出力端子ＯＵＴに接続されている。
バイアス回路４２は、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２から構成されている。
抵抗Ｒ１は、各トランジスタＱ１１，Ｑ１２のドレイン電流（バイアス電流）を設定するためのバイアス抵抗として機能する。
抵抗Ｒ２は、トランジスタＱ１６のドレイン電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ１６の負荷としても機能する。
抵抗Ｒ１は、各トランジスタＱ１１，Ｑ１２のドレイン電流（バイアス電流）を設定するためのバイアス抵抗として機能する。
抵抗Ｒ２は、トランジスタＱ１６のドレイン電流（バイアス電流）を設定するためのバイアス抵抗として機能すると共に、トランジスタＱ１６の負荷としても機能する。
［第３実施形態の作用・効果］
第３実施形態によれば、以下の作用・効果を得ることができる。
第３実施形態によれば、以下の作用・効果を得ることができる。
［ａ］不平衡型差動増幅器４１は、各入力端子ＩＮ−，ＩＮ＋に入力された入力信号の電圧値の差分を増幅（差動増幅）し、その差動増幅によって生成された不平衡出力信号を各トランジスタＱ１２，Ｑ１４のドレインから出力する。
このとき、差動入力回路４４を構成する一対の差動入力トランジスタＱ１１，Ｑ１２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１１，Ｑ１２のドレイン電流が差動電流となる。
このとき、差動入力回路４４を構成する一対の差動入力トランジスタＱ１１，Ｑ１２は、各入力端子ＩＮ−，ＩＮ＋に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１１，Ｑ１２のドレイン電流が差動電流となる。
不平衡型差動増幅器４１から出力された不平衡出力信号は、出力回路４３を構成するトランジスタＱ１６のゲートへ出力される。
出力回路４３は、不平衡型差動増幅器４１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号をトランジスタＱ１６のドレインから出力端子ＯＵＴを介して出力する。
出力回路４３は、不平衡型差動増幅器４１から出力された不平衡出力信号を増幅し、その増幅された不平衡出力信号をトランジスタＱ１６のドレインから出力端子ＯＵＴを介して出力する。
［ｂ］第３実施形態の不平衡型差動増幅器４１（不平衡型演算増幅器４０）では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２だけから構成されたバイアス回路４２を用い、電源Ｖccから各トランジスタＱ１１，Ｑ１２へ供給されるドレイン電流（バイアス電流）を抵抗Ｒ１によって設定している。
ところで、ＭＯＳトランジスタによって構成された従来の不平衡型差動増幅器（不平衡型演算増幅器）では、カレントミラー回路によって構成されたバイアス回路を用い、そのバイアス回路を構成するＰＭＯＳトランジスタを定電流源として各トランジスタＱ１，Ｑ２に一定のドレイン電流を供給する方式がとられている。
ところで、ＭＯＳトランジスタによって構成された従来の不平衡型差動増幅器（不平衡型演算増幅器）では、カレントミラー回路によって構成されたバイアス回路を用い、そのバイアス回路を構成するＰＭＯＳトランジスタを定電流源として各トランジスタＱ１，Ｑ２に一定のドレイン電流を供給する方式がとられている。
受動素子である抵抗に比べ、能動素子であるトランジスタは、外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＭＯＳトランジスタに比べ、電源基準で動作するＰＭＯＳトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
特に、グランド基準で動作するＮＭＯＳトランジスタに比べ、電源基準で動作するＰＭＯＳトランジスタは、電源Ｖccから侵入する外来ノイズによって誤動作しやすいため、ＥＭＣ耐量の低下の原因になっている。
従って、第３実施形態の不平衡型差動増幅器４１（不平衡型演算増幅器４０）では、従来の不平衡型差動増幅器（不平衡型演算増幅器）からバイアス回路を構成するＰＭＯＳトランジスタを省き、その代わりに抵抗Ｒ１を設けているため、電源Ｖccから侵入する外来ノイズによって当該ＰＭＯＳトランジスタが誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
［ｃ］第３実施形態の不平衡型演算増幅器４０における出力回路４３では、各抵抗（プルアップ抵抗）Ｒ１，Ｒ２だけから構成されたバイアス回路４２を用い、電源ＶccからトランジスタＱ１６へ供給されるドレイン電流（バイアス電流）を抵抗Ｒ２によって設定している。
ところで、ＭＯＳトランジスタによって構成された従来の不平衡型差動増幅器（不平衡型演算増幅器）では、カレントミラー回路によって構成されたバイアス回路を用い、そのバイアス回路を構成するＰＭＯＳトランジスタを定電流源としてトランジスタＱ１６に一定のドレイン電流を供給する方式がとられている。
ところで、ＭＯＳトランジスタによって構成された従来の不平衡型差動増幅器（不平衡型演算増幅器）では、カレントミラー回路によって構成されたバイアス回路を用い、そのバイアス回路を構成するＰＭＯＳトランジスタを定電流源としてトランジスタＱ１６に一定のドレイン電流を供給する方式がとられている。
従って、第３実施形態の不平衡型演算増幅器４０における出力回路４３では、従来の不平衡型演算増幅器におけるバイアス回路を構成するＰＭＯＳトランジスタを省き、その代わりに抵抗Ｒ２を設けているため、前記［ｂ］と同様の理由により、電源Ｖccから侵入する外来ノイズによって当該ＰＭＯＳトランジスタが誤動作することによるＥＭＣ耐量の低下を防止することが可能になり、従来技術に比べてＥＭＣ耐量を向上させることができる。
［ｄ］不平衡型演算増幅器４０（不平衡型差動増幅器４１）では、差動入力回路８５を構成する各トランジスタＱ１１，Ｑ１２のドレイン電流（不平衡型差動増幅器４１の差動電流）を抵抗Ｒ１によって設定しているため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が変動すると、各トランジスタＱ１１，Ｑ１２のドレイン電流も変動してしまう。
そのため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動すると、各トランジスタＱ１１，Ｑ１２のドレイン電流も大きく変動することになり、不平衡型演算増幅器４０（不平衡型差動増幅器４１）の正常動作が阻害されるおそれがある。
そのため、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が大きく変動すると、各トランジスタＱ１１，Ｑ１２のドレイン電流も大きく変動することになり、不平衡型演算増幅器４０（不平衡型差動増幅器４１）の正常動作が阻害されるおそれがある。
従って、不平衡型演算増幅器４０（不平衡型差動増幅器４１）は、各入力端子ＩＮ−，ＩＮ＋の入力信号の電圧値が極力一定になるような状況で使用することが望ましく、第１実施形態の前記［５］と同様に、ボルテージフォロワではなく、反転増幅回路にすることが望ましい。
［ｅ］グランドから不平衡型差動増幅器４１（不平衡型演算増幅器４０）に侵入する外来ノイズは、各抵抗Ｒ３〜Ｒ５によって減少（減衰）される。
また、各抵抗Ｒ３，Ｒ４を同一抵抗値に設定することにより、差動入力回路８５を構成する各トランジスタＱ１１，Ｑ１２のドレイン電流のバランスをとって差動入力回路８５（不平衡型差動増幅器４１）の対称性を高めることが可能になるため、グランドから侵入する外来ノイズに起因して各トランジスタＱ１１，Ｑ１２のドレイン電流にアンバランスが生じるのを防止できる。
その結果、グランドから不平衡型差動増幅器４１（不平衡型演算増幅器４０）に侵入する外来ノイズに対するＥＭＣ耐量を向上させることができる。
また、各抵抗Ｒ３，Ｒ４を同一抵抗値に設定することにより、差動入力回路８５を構成する各トランジスタＱ１１，Ｑ１２のドレイン電流のバランスをとって差動入力回路８５（不平衡型差動増幅器４１）の対称性を高めることが可能になるため、グランドから侵入する外来ノイズに起因して各トランジスタＱ１１，Ｑ１２のドレイン電流にアンバランスが生じるのを防止できる。
その結果、グランドから不平衡型差動増幅器４１（不平衡型演算増幅器４０）に侵入する外来ノイズに対するＥＭＣ耐量を向上させることができる。
［ｆ］第３実施形態の不平衡型演算増幅器４０では、出力回路４３がトランジスタＱ１６のソース接地回路によって構成されているため、出力回路４３を単純な回路構成にして低コスト化を図ることができる。
［ｇ］第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）を評価した結果、ＥＭＣ耐量を数Ｖ／ｍ〜数十Ｖ／ｍに向上可能なことが、発明者の実験によって明らかとなっている。
そして、第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）では、前記［ｂ］［ｃ］により、電源Ｖccから侵入する外来ノイズによるＥＭＣ耐量の低下を防止可能であるため、特許文献１の前記広帯域ノイズ除去手段を設けた場合や、特許文献２の前記第１の高周波遮断回路を設けた場合に比べ、ＥＭＣ耐量を向上させることができる。
また、第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）では、従来の不平衡型演算増幅器８０（不平衡型差動増幅器８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
また、第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）では、従来の不平衡型演算増幅器８０（不平衡型差動増幅器８１）や、特許文献１の前記広帯域ノイズ除去手段や、特許文献２の前記第１の高周波遮断回路に比べ、回路構成が単純であるため低コスト化を図ることができる。
［ｈ］第３実施形態の不平衡型演算増幅器４０では、不平衡型差動増幅器４１を構成する各トランジスタＱ１１〜Ｑ１４がＭＯＳトランジスタであるため、不平衡型差動増幅器４１の出力インピーダンスを十分に低くすることが可能であり、出力回路４３を構成するトランジスタＱ１６がＭＯＳトランジスタであるため、出力回路４３の入力インピーダンスを十分に高くすることが可能であることから、不平衡型差動増幅器４１と出力回路４３を直接接続しても、不平衡型差動増幅器４１と出力回路４３の相互干渉を防止することができる。
従って、第３実施形態の不平衡型演算増幅器４０では、第１実施形態の不平衡型演算増幅器１０におけるバッファ回路１３を構成するトランジスタＱ５のエミッタフォロワを省くことが可能になり、回路構成を単純化して更なる低コスト化を図ることができる。
［ｉ］第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）はＭＯＳトランジスタＱ１１〜Ｑ１４，Ｑ１６によって構成されているため、バイポーラトランジスタＱ１〜Ｑ７によって構成されている第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）におけるベース・エミッタ間電圧ＶBEに起因する諸問題（第１実施形態の前記［７］［９］参照）を回避できる。
従って、第３実施形態の不平衡型演算増幅器４０（不平衡型差動増幅器４１）では、第１実施形態の不平衡型演算増幅器１０（不平衡型差動増幅器１１）におけるバッファ回路１３および能動負荷回路１５を構成するトランジスタＱ７を省くことが可能になり、回路構成を単純化して更なる低コスト化を図ることができる。
＜第４実施形態＞
図６は、第４実施形態の不平衡型演算増幅器５０を示す回路図である。
不平衡型演算増幅器４０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２、ＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
図６は、第４実施形態の不平衡型演算増幅器５０を示す回路図である。
不平衡型演算増幅器４０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２、ＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
第４実施形態の不平衡型演算増幅器５０において、第３実施形態の不平衡型演算増幅器４０と異なるのは、各抵抗Ｒ１，Ｒ２と電源Ｖccとの間に順方向接続されたダイオードＤが追加挿入されている点だけである。
第４実施形態によれば、第３実施形態の前記作用・効果に加え、電源Ｖccから不平衡型演算増幅器５０（不平衡型差動増幅器４１）に負電圧の外来ノイズが侵入する際に、その負電圧の外来ノイズがダイオードＤによって除去されるため、ＥＭＣ耐量を更に向上させることができる。
図７は、第４実施形態の変形例の不平衡型演算増幅器６０を示す回路図である。
不平衡型演算増幅器６０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２、ＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤａ，Ｄｂを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型演算増幅器６０は、不平衡型差動増幅器４１、バイアス回路４２、出力回路４３から構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２、ＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１６、抵抗Ｒ１〜Ｒ４、位相補償用コンデンサＣ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴ、ダイオードＤａ，Ｄｂを備え、高電位側電源Ｖccと低電位側電源としてのグランドとに接続されている。
不平衡型演算増幅器６０において、不平衡型演算増幅器５０と異なるのは、各抵抗Ｒ１，Ｒ２と電源Ｖccとの間にそれぞれ、順方向接続された各ダイオードＤａ，Ｄｂが挿入されている点だけである。
このように、各抵抗Ｒ１，Ｒ２毎に個別にダイオードＤａ，Ｄｂを設けるようにしても、電源Ｖccから侵入する負電圧の外来ノイズを各ダイオードＤａ，Ｄｂによって除去可能であるため、ＥＭＣ耐量を向上させることができる。
このように、各抵抗Ｒ１，Ｒ２毎に個別にダイオードＤａ，Ｄｂを設けるようにしても、電源Ｖccから侵入する負電圧の外来ノイズを各ダイオードＤａ，Ｄｂによって除去可能であるため、ＥＭＣ耐量を向上させることができる。
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
（１）第１実施形態および第２実施形態において、抵抗Ｒ３を各トランジスタＱ１，Ｑ３の間に挿入すると共に、抵抗Ｒ４を各トランジスタＱ２，Ｑ４の間に挿入してもよい。このようにした場合でも、第１実施形態の前記［６］と同様の作用・効果を得ることができる。
また、第１実施形態および第２実施形態において、各抵抗Ｒ３，Ｒ４に加え、各トランジスタＱ１，Ｑ３の間に抵抗を追加挿入すると共に、各トランジスタＱ２，Ｑ４の間に抵抗を追加挿入してもよい。このようにすれば、第１実施形態の前記［６］の作用・効果を更に高めることができる。
また、第１実施形態および第２実施形態において、各抵抗Ｒ３，Ｒ４に加え、各トランジスタＱ１，Ｑ３の間に抵抗を追加挿入すると共に、各トランジスタＱ２，Ｑ４の間に抵抗を追加挿入してもよい。このようにすれば、第１実施形態の前記［６］の作用・効果を更に高めることができる。
（２）第３実施形態および第４実施形態において、抵抗Ｒ３を各トランジスタＱ１１，Ｑ１３の間に挿入すると共に、抵抗Ｒ４を各トランジスタＱ１２，Ｑ１４の間に挿入してもよい。このようにした場合でも、第１実施形態の前記［６］と同様の作用・効果を得ることができる。
また、第３実施形態および第４実施形態において、各抵抗Ｒ３，Ｒ４に加え、各トランジスタＱ１１，Ｑ１３の間に抵抗を追加挿入すると共に、各トランジスタＱ１２，Ｑ１４の間に抵抗を追加挿入してもよい。このようにすれば、第３実施形態の前記［ｅ］の作用・効果を更に高めることができる。
また、第３実施形態および第４実施形態において、各抵抗Ｒ３，Ｒ４に加え、各トランジスタＱ１１，Ｑ１３の間に抵抗を追加挿入すると共に、各トランジスタＱ１２，Ｑ１４の間に抵抗を追加挿入してもよい。このようにすれば、第３実施形態の前記［ｅ］の作用・効果を更に高めることができる。
（３）上記各実施形態では、低電位側電源としてグランドを用いているが、高電位側電源Ｖccの電圧よりも低い適宜な電圧の電源を低電位側電源として用いてもよい。
（４）上記各実施形態は不平衡型演算増幅器（不平衡型差動増幅器）に適用したものであるが、本発明は、平衡差動出力信号が出力される平衡差動出力端子を備えた平衡型演算増幅器（平衡型差動増幅器）に適用してもよい。
（５）第１実施形態および第２実施形態の負荷回路１５は、各トランジスタＱ３，Ｑ４，Ｑ７を用いたベース電流補償型カレントミラー回路に限らず、ＰＮＰトランジスタを使用していない負荷回路であれば、どのような回路構成にしてもよい。
第３実施形態および第４実施形態の負荷回路４５は、各トランジスタＱ１３，Ｑ１４を用いたワイドラー型カレントミラー回路に限らず、ＰＭＯＳトランジスタを使用していない負荷回路であれば、どのような回路構成にしてもよい。
第３実施形態および第４実施形態の負荷回路４５は、各トランジスタＱ１３，Ｑ１４を用いたワイドラー型カレントミラー回路に限らず、ＰＭＯＳトランジスタを使用していない負荷回路であれば、どのような回路構成にしてもよい。
（６）第１実施形態および第２実施形態の出力回路１４は、トランジスタＱ６を用いたエミッタ接地回路に限らず、ＰＮＰトランジスタを使用していない出力回路であれば、どのような回路構成にしてもよい。
第３実施形態および第４実施形態の出力回路４３は、トランジスタＱ１６を用いたソース接地回路に限らず、ＰＭＯＳトランジスタを使用していない出力回路であれば、どのような回路構成にしてもよい。
第３実施形態および第４実施形態の出力回路４３は、トランジスタＱ１６を用いたソース接地回路に限らず、ＰＭＯＳトランジスタを使用していない出力回路であれば、どのような回路構成にしてもよい。
１０，２０，３０，４０，５０，６０…不平衡型演算増幅器
１１，４１…不平衡型差動増幅器
１２，４２…バイアス回路
１３…バッファ回路
１４，４３…出力回路
１５，４５…能動負荷回路
４４，８５…差動入力回路
Ｑ１…ＰＮＰトランジスタ（第１差動入力トランジスタ）
Ｑ２…ＰＮＰトランジスタ（第２差動入力トランジスタ）
Ｑ３〜Ｑ７…ＮＰＮトランジスタ
Ｑ１１…ＰＭＯＳトランジスタ（第１差動入力トランジスタ）
Ｑ１２…ＰＭＯＳトランジスタ（第２差動入力トランジスタ）
Ｑ１３，Ｑ１４，Ｑ１６…ＮＭＯＳトランジスタ
Ｒ１〜Ｒ６，Ｒ２４…抵抗
Ｃ…位相補償用コンデンサ
ＩＮ−…反転入力端子
ＩＮ＋…非反転入力端子
ＯＵＴ…出力端子
Ｖcc…高電位側電源
Ｄ，Ｄａ〜Ｄｃ…ダイオード
１１，４１…不平衡型差動増幅器
１２，４２…バイアス回路
１３…バッファ回路
１４，４３…出力回路
１５，４５…能動負荷回路
４４，８５…差動入力回路
Ｑ１…ＰＮＰトランジスタ（第１差動入力トランジスタ）
Ｑ２…ＰＮＰトランジスタ（第２差動入力トランジスタ）
Ｑ３〜Ｑ７…ＮＰＮトランジスタ
Ｑ１１…ＰＭＯＳトランジスタ（第１差動入力トランジスタ）
Ｑ１２…ＰＭＯＳトランジスタ（第２差動入力トランジスタ）
Ｑ１３，Ｑ１４，Ｑ１６…ＮＭＯＳトランジスタ
Ｒ１〜Ｒ６，Ｒ２４…抵抗
Ｃ…位相補償用コンデンサ
ＩＮ−…反転入力端子
ＩＮ＋…非反転入力端子
ＯＵＴ…出力端子
Ｖcc…高電位側電源
Ｄ，Ｄａ〜Ｄｃ…ダイオード
Claims (9)
- ２つの入力端子に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタおよび第２差動入力トランジスタと、
その第１差動入力トランジスタおよび第２差動入力トランジスタの負荷となる負荷回路と、
高電位側電源から前記第１差動入力トランジスタおよび前記第２差動入力トランジスタへ供給される差動電流を設定する抵抗と
を備えた差動増幅器であって、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタは、ＰＮＰトランジスタであり、
前記負荷回路には、ＰＮＰトランジスタが使用されていないことを特徴とする差動増幅器。 - 請求項１に記載の差動増幅器と、
その差動増幅器から出力された出力信号を増幅して出力する出力回路と
を備えた演算増幅器であって、
前記出力回路には、ＰＮＰトランジスタが使用されていないことを特徴とする演算増幅器。 - 請求項２に記載の演算増幅器において、
前記出力回路は、ＮＰＮトランジスタのエミッタ接地回路によって構成されていることを特徴とする演算増幅器。 - 請求項３に記載の演算増幅器において、
前記差動増幅器と前記出力回路との間に接続されたＮＰＮトランジスタから成るエミッタフォロワを備え、
前記負荷回路は、ベース電流補償型カレントミラー回路によって構成された能動負荷回路であることを特徴とする演算増幅器。 - ２つの入力端子に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタおよび第２差動入力トランジスタと、
その第１差動入力トランジスタおよび第２差動入力トランジスタの負荷となる負荷回路と、
高電位側電源から前記第１差動入力トランジスタおよび前記第２差動入力トランジスタへ供給される差動電流を設定する抵抗と
を備えた差動増幅器であって、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタは、ＰＭＯＳトランジスタであり、
前記負荷回路には、ＰＭＯＳトランジスタが使用されていないことを特徴とする差動増幅器。 - 請求項５に記載の差動増幅器と、
その差動増幅器から出力された出力信号を増幅して出力する出力回路と
を備えた演算増幅器であって、
前記出力回路には、ＰＭＯＳトランジスタが使用されていないことを特徴とする演算増幅器。 - 請求項６に記載の演算増幅器において、
前記出力回路は、ＮＭＯＳトランジスタのソース接地回路によって構成されていることを特徴とする演算増幅器。 - 請求項１または請求項５に記載の差動増幅器において、
前記高電位側電源と前記抵抗との間に順方向接続されたダイオードを備えたことを特徴とする差動増幅器。 - 請求項２，３，４，６，７のいずれか１項に記載の演算増幅器において、
前記高電位側電源と前記出力回路との間に順方向接続されたダイオードを備えたことを特徴とする演算増幅器。
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2007
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