KR20050081021A - 향상된 이득을 가지는 조절된 캐스코드 증폭 회로 - Google Patents

향상된 이득을 가지는 조절된 캐스코드 증폭 회로 Download PDF

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KR20050081021A
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Abstract

향상된 이득을 가지는 조절된 캐스코드 증폭 회로가 제공된다. 조절된 캐스코드 증폭 회로는 증폭부 및 피드백(feedback) 증폭부를 구비한다. 증폭부는 입력 전압을 증폭하여 출력 전압을 발생한다. 피드백 증폭부는 증폭부로부터 공급되는 제1 제어 신호에 응답하여, 증폭부의 전압 이득 향상 및 증폭부의 안정한 동작 수행을 제어하는 제2 제어 신호를 공급한다. 피드백 증폭부는 제1 트랜지스터 및 제2 트랜지스터를 구비한다. 제1 트랜지스터는 제1 제어 신호가 입력되는 게이트를 포함하고, 제2 트랜지스터는 제1 제어 신호가 입력되는 게이트를 포함한다. 제1 트랜지스터 및 제2 트랜지스터 사이에 연결된 노드(node)로부터 제2 제어 신호가 발생된다. 조절된 캐스코드 증폭 회로는 향상된 전압 이득을 가지며, 바이어스 전압을 생성하기 위한 바이어스 회로를 포함하지 않으므로 회로 구조가 간단하여 칩 면적( chip area)을 감소시킬 수 있다.

Description

향상된 이득을 가지는 조절된 캐스코드 증폭 회로{Regulated cascode amplifier circuit with gain enhancement}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 향상된 이득을 가지는 조절된(regulated) 캐스코드 증폭 회로에 관한 것이다.
일반적으로, 캐스코드 증폭 회로는 차동 증폭기(differential amplifier)의 이득단(gain stage)으로 이용될 수 있으며, 그것의 출력 임피던스(output impedance) 및 전압 이득(voltage gain)은 클 수 있다.
도 1은 종래 기술에 따른 캐스코드 증폭 회로를 나타내는 회로도이다.
도 1을 참조하면, 종래의 캐스코드 증폭 회로(100)는 전류원(current source, IB1), 제1 엔모스(NMOS) 트랜지스터(101), 및 제2 NMOS 트랜지스터(103)를 포함하며, 입력 전압(Vin)을 증폭하여 출력 전압(Vout)을 발생한다.
제1 NMOS 트랜지스터(101)는 입력 전압(input voltage, Vin)이 입력되는 게이트(gate) 및 접지 전압(GND)이 인가되는 소스(source)를 가진다.
제2 NMOS 트랜지스터(103)는 바이어스 전압(bias voltage, VB1)이 인가되는 게이트를 가지며, 일정한 전류를 출력한다.
출력 전압(Vout)은 전류원(IB1) 및 제2 NMOS 트랜지스터(103) 사이의 노드(node)로부터 출력된다.
제2 NMOS 트랜지스터(103)의 드레인(drain)에서 바라본 캐스코드 증폭 회로(100)의 출력 임피던스(output impedance)(Rout)는 다음과 같이 주어진다.
Rout = rds2 + rds1(1 + gm2ㆍrds2)
상기 등식에서, rds1은 제1 NMOS 트랜지스터(101)의 소스와 드레인 사이의 내부 저항을 나타내고, rds2는 제2 NMOS 트랜지스터(103)의 소스와 드레인 사이의 내부 저항을 나타낸다. 그리고, gm2는 제2 NMOS 트랜지스터(103)의 내부 트랜스컨덕턴스(transconductance)를 나타낸다. 출력 임피던스(Rout)가 상기 등식과 같이 증가되므로, 캐스코드 증폭 회로(100)의 전압 이득(voltage)도 아래의 등식과 같이 증가된다.
캐스코드 증폭 회로(100)의 전압 이득(Av)은 다음과 같이 주어진다.
Av= Vout/Vin ≒ gm1ㆍrds1(1 + gm2ㆍrds2)
도 2는 도 1의 캐스코드 증폭 회로를 개선한 종래 기술에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
도 2에 도시된 조절된 캐스코드 증폭 회로(200)는 1987년 E. Sackinger에 의해 IEEE JSSC SC-22의 페이지(page) 287 - 294에 발표된 회로이다.
도 2를 참조하면, 종래의 조절된 캐스코드 증폭 회로(200)는 증폭부(amplification unit, 210) 및 피드백 증폭부(feedback amplification unit, 220)를 포함하며, 입력 전압(Vin)을 증폭하여 출력 전압(Vout)을 발생한다.
증폭부(210)는 전류원(IB2), 제1 NMOS 트랜지스터(211), 및 제2 NMOS 트랜지스터(213)를 포함한다.
제1 NMOS 트랜지스터(211)는 입력 전압(Vin)이 입력되는 게이트 및 접지 전압(GND)이 인가되는 소스(source)를 가진다. 출력 전압(Vout)은 전류원(IB2) 및 제2 NMOS 트랜지스터(213) 사이의 노드(node)로부터 출력된다.
피드백 증폭부(220)는 제3 NMOS 트랜지스터(221) 및 피모스(PMOS) 트랜지스터(223)를 포함한다. PMOS 트랜지스터(223)는 바이어스 전압(VB2)이 인가되는 게이트를 가지며, 일정한 전류를 출력한다.
제2 NMOS 트랜지스터(213)의 드레인에서 바라본 조절된 캐스코드 증폭 회로(200)의 출력 임피던스(Rout)는 다음과 같이 주어진다.
Rout = rds2 + rds1[1 + gm2ㆍrds2(1+gm3(rds3//rds4))]
상기 등식에서, rds1, rds2, rds3, 및 rds4는 제1 NMOS 트랜지스터(211)의 소스와 드레인 사이의 내부 저항, 제2 NMOS 트랜지스터(213)의 소스와 드레인 사이의 내부 저항, 제3 NMOS 트랜지스터(221)의 소스와 드레인 사이의 내부 저항, 및 PMOS 트랜지스터(223)의 소스와 드레인 사이의 내부 저항을 각각 나타낸다. 또한, rds3//rds4는 rds3과 rds4의 등가 병렬 저항값을 나타낸다. 그리고, gm2 및 gm3은 제2 NMOS 트랜지스터(213)의 내부 트랜스컨덕턴스 및 제3 NMOS 트랜지스터(221)의 내부 트랜스컨덕턴스를 각각 나타낸다. 출력 임피던스(Rout)가 상기 등식과 같이 증가되므로, 조절된 캐스코드 증폭 회로(200)의 전압 이득(voltage)도 아래의 등식과 같이 증가된다.
종래의 조절된 캐스코드 증폭 회로(200)의 전압 이득(Av)은 다음과 같이 주어진다.
Av=Vout/Vin ≒ gm1ㆍrds1[1 + gm2ㆍrds2(1 + gm3(rds3//rds4))]
그런데, 종래의 조절된 캐스코드 증폭 회로(200)에 있어서, 바이어스 전압(VB2)을 생성하기 위한 바이어스 회로가 필요하여 칩 면적(chip area)이 증가될 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 회로 구조(circuit configuration)가 단순하고 향상된 전압 이득을 가지는 조절된 캐스코드 증폭 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 조절된 캐스코드 증폭 회로는, 입력 전압을 증폭하여 출력 전압을 발생하는 증폭부; 및 상기 증폭부로부터 공급되는 제1 제어 신호에 응답하여 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 제2 제어 신호를 상기 증폭부에 공급하는 피드백 증폭부를 구비하며, 상기 피드백 증폭부는 상기 제1 제어 신호가 입력되는 게이트를 포함하는 제1 트랜지스터; 및 상기 제1 제어 신호가 입력되는 게이트를 포함하는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 연결된 노드로부터 상기 제2 제어 신호가 발생되는 것을 특징으로 한다.
바람직하기로는, 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호이다.
바람직하기로는, 상기 제1 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제1 전원에 연결되고, 상기 제2 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제2 전원에 연결된다.
바람직하기로는, 상기 제1 전원은 접지 전압이고, 상기 제2 전원은 전원 전압이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 조절된 캐스코드 증폭 회로는, 전류원과, 입력 전압이 입력되는 게이트를 포함하는 제1 트랜지스터와, 상기 전류원과 상기 제1 트랜지스터 사이에 연결된 제2 트랜지스터와, 상기 전류원과 상기 제2 트랜지스터 사이에 연결되며 상기 입력 전압의 증폭 전압인 출력 전압을 출력하는 노드를 포함하는 증폭부; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결된 노드로부터 제1 제어 신호를 수신하는 게이트를 포함하는 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 노드로부터 상기 제1 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터와, 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 연결되고 제2 제어 신호를 상기 제2 트랜지스터의 게이트에 공급하는 노드를 포함하는 피드백 증폭부를 구비하며, 상기 제2 제어 신호는 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 것을 특징으로 한다.
바람직하기로는, 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호이다.
바람직하기로는, 상기 제3 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제1 전원에 연결되고, 상기 제4 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제2 전원에 연결된다.
바람직하기로는, 상기 제1 전원은 접지 전압이고, 상기 제2 전원은 전원 전압이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로는, 입력 전압이 입력되는 게이트를 포함하는 제1 트랜지스터와, 전류원과, 상기 제1 트랜지스터와 상기 전류원 사이에 연결된 제2 트랜지스터와, 상기 제2 트랜지스터와 상기 전류원 사이에 연결되고 상기 입력 전압의 증폭 전압인 출력 전압을 출력하는 노드를 포함하는 증폭부; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결된 노드로부터 제1제어 신호를 수신하는 게이트를 포함하는 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 노드로부터 상기 제1 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터와, 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 연결되고 제2 제어 신호를 상기 제2 트랜지스터의 게이트에 공급하는 노드를 포함하는 피드백 증폭부를 구비하며, 상기 제2 제어 신호는 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 것을 특징으로 한다.
바람직하기로는, 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호이다.
바람직하기로는, 상기 제3 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제1 전원에 연결되고, 상기 제4 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제2 전원에 연결된다.
바람직하기로는, 상기 제1 전원은 전원 전압이고, 상기 제2 전원은 접지 전압이다.
이러한 본 발명에 따른 조절된 캐스코드 증폭 회로는 바이어스 전압을 생성하기 위한 바이어스 회로를 포함하지 않으므로 회로 구조가 간단하여 칩 면적을 감소시킬 수 있다. 또한, 본 발명에 따른 조절된 캐스코드 증폭 회로는 향상된 전압 이득을 가지므로, 연산 증폭기(operational amplifier)의 증폭단(amplification stage)으로 사용될 수 있다. 그리고, 본 발명에 따른 조절된 캐스코드 증폭 회로는 입력 임피던스(input impedance)가 매우 작으므로, 전류 모드 수신기(current mode receiver)의 입력단(input stage)으로 사용될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명에 따른 조절된 캐스코드 증폭 회로(300)는 증폭부(amplification unit, 310) 및 피드백 증폭부(feedback amplification unit, 320)를 구비하며 입력 전압(Vin)을 증폭하여 출력 전압(Vout)을 발생한다.
증폭부(310)는 전류원(IB3), 제1 트랜지스터(311) 및 제2 트랜지스터(313)를 구비한다. 제1 및 제2 트랜지스터들(311, 313)은 NMOS 트랜지스터를 각각 포함한다.
제1 트랜지스터(311)는 입력 전압(Vin)이 입력되는 게이트 및 접지 전압(GND)이 인가되는 소스를 가진다. 출력 전압(Vout)은 전류원(IB3) 및 제2 트랜지스터(313) 사이의 노드(node)로부터 출력된다.
피드백 증폭부(320)는 인버터 증폭 회로(inverter amplifier circuit)로 구현되며, 제3 트랜지스터(321) 및 제4 트랜지스터(323)를 구비한다. 제3 트랜지스터(321)는 제1 제어 신호(CNT1)를 수신하는 게이트 및 제1 전원(power supply)인 접지 전압(GND)이 연결되는 소스(source)를 가지는 NMOS 트랜지스터를 포함하고, 제4 트랜지스터(323)는 제1 제어 신호(CNT1)를 수신하는 게이트 및 제2 전원인 전원 전압(VDD)이 연결되는 소스를 가지는 PMOS 트랜지스터를 포함한다. 즉, 피드백 증폭부(320)는 바이어스 전압이 인가되는 트랜지스터를 포함하지 않으므로, 별도의 바이어스 전압을 생성하기 위한 바이어스 회로가 필요하지 않다. 따라서, 본 발명에 따른 조절된 캐스코드 증폭 회로(300)의 회로 구조는 간단하여 칩 면적을 감소시킬 수 있다.
피드백 증폭부(320)는 증폭부(310)의 제1 트랜지스터(311)와 제2 트랜지스터 (313) 사이에 연결된 노드(node)로부터 공급되는 제1 제어 신호(CNT1)에 응답하여, 증폭부(310)의 전압 이득 향상 및 증폭부(310)의 안정한(stable) 동작 수행을 제어하는 제2 제어 신호(CNT2)를 증폭부(310)의 제2 트랜지스터(313)의 게이트에 공급한다. 제2 제어 신호(CNT2)는 제3 트랜지스터(321)와 제4 트랜지스터(323)사이에 연결된 노드(node)로부터 출력되며 제1 제어 신호(CNT1)의 반전 신호(inversion signal)이다.
상기 피드백 증폭부(320)에 의한 증폭부(310)의 안정한 동작 수행을 설명하면 다음과 같다.
외부 잡음(external noise) 등에 의해 제1 트랜지스터(311)의 드레인 전압이 △V 만큼 증가하면, 제3 트랜지스터(321)의 게이트 전압이 상승하여 제3 트랜지스터(321)의 드레인 전류가 증가한다. 이와 동시에, 제4 트랜지스터(323)의 드레인 전류는 감소하여 제2 트랜지스터(313)의 게이트 전압이 하강한다. 제2 트랜지스터(313)의 게이트 전압이 하강하면, 제2 트랜지스터(313)의 드레인 전류가 감소하여 제2 트랜지스터(313)의 소스 전압이 하강한다. 따라서, 외부 잡음 등에 의해 발생된 △V의 변화가 제거되어 제1 트랜지스터(311)의 드레인 전압은 항상 일정하게 유지된다. 한편, 외부 잡음 등에 의해 제1 트랜지스터(311)의 드레인 전압이 △V 만큼 감소되면, 전술한 동작과 유사한 동작이 수행되어 제1 트랜지스터(311)의 드레인 전압은 일정하게 유지된다.
따라서, 피드백 증폭부(320)에 의해 증폭부(310)는 안정한 증폭 동작을 수행하며, 상기 안정한 증폭 동작은 제3 및 제4 트랜지스터(321, 323)에 의해 동시에 수행된다. 따라서, 본 발명에 따른 조절된 캐스코드 증폭 회로(300)는 도 2에 도시된 종래의 캐스코드 증폭 회로(200) 보다 외부 잡음을 더 빠르게 제거(rejection)할 수 있다.
제2 트랜지스터(313)의 드레인에서 바라본 조절된 캐스코드 증폭 회로(300)의 출력 임피던스(Rout)는 다음과 같이 주어진다.
Rout = rds2 + rds1[1 + gm2ㆍrds2(1+(gm3 + gm4)(rds3//rds4))]
상기 등식에서, rds1, rds2, rds3, 및 rds4는 제1 트랜지스터(311)의 소스와 드레인 사이의 내부 저항, 제2 트랜지스터(313)의 소스와 드레인 사이의 내부 저항, 제3 트랜지스터(321)의 소스와 드레인 사이의 내부 저항, 및 제4 트랜지스터(323)의 소스와 드레인 사이의 내부 저항을 각각 나타낸다. 또한, rds3//rds4는 rds3과 rds4의 등가 병렬 저항값을 나타낸다. 그리고, gm2, gm3, 및 gm4는 제2 트랜지스터(313)의 내부 트랜스컨덕턴스, 제3 트랜지스터(321)의 내부 트랜스컨덕턴스, 및 제4 트랜지스터(323)의 내부 트랜스컨덕턴스를 각각 나타낸다. 출력 임피던스(Rout)가 상기 등식과 같이 증가되므로, 캐스코드 증폭 회로(200)의 전압 이득(voltage gain)도 아래의 등식과 같이 증가(또는 향상)된다.
본 발명의 제1 실시예에 따른 조절된 캐스코드 증폭 회로(300)의 전압 이득(Av)은 다음과 같이 주어진다.
Av=Vout/Vin ≒ gm1ㆍrds1[1 + gm2ㆍrds2(1 + (gm3 + gm4)(rds3//rds4))]
따라서, 본 발명에 따른 조절된 캐스코드 증폭 회로(300)는 향상된 전압 이득을 가지므로, 연산 증폭기의 증폭단으로 사용될 수 있다.
한편, 본 발명의 제1 실시예에 따른 조절된 캐스코드 증폭 회로(300)의 제1 트랜지스터(311)의 드레인에서 바라본 입력 임피던스(Rin)는 다음과 같이 주어진다.
Rin = 1/[1 + gm2(1 + (gm3 + gm4)(rds3//rds4))]
상기 입력 임피던스(Rin)를 참조하면, 입력 임피던스(Rin)는 1/gm2 보다 작은 값인 것을 알 수 있다. 따라서, 본 발명에 따른 조절된 캐스코드 증폭 회로(300)는 입력 임피던스(Rin)가 매우 작으므로, 전류 모드 수신기의 입력단으로 사용될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로(400)는 증폭부(410) 및 피드백 증폭부(420)를 구비하며, 입력 전압(Vin)을 증폭하여 출력 전압(Vout)을 발생한다.
증폭부(410)는 제1 트랜지스터(411), 제2 트랜지스터(413), 및 전류원(IB4)을 구비한다. 제1 및 제2 트랜지스터들(411, 413)은 PMOS 트랜지스터를 각각 포함한다.
제1 트랜지스터(411)는 입력 전압(Vin)이 입력되는 게이트 및 전원 전압(VDD)이 연결되는 소스를 가진다. 출력 전압(Vout)은 제2 트랜지스터(413) 및 전류원(IB4) 사이의 노드(node)로부터 출력된다.
피드백 증폭부(420)는 인버터 증폭 회로로 구현되며. 제3 트랜지스터(421) 및 제4 트랜지스터(423)를 구비한다. 제3 트랜지스터(421)는 제1 제어 신호(CNT3)를 수신하는 게이트 및 제1 전원인 전원 전압(VDD)이 연결되는 소스를 가지는 PMOS 트랜지스터를 포함하고, 제4 트랜지스터(423)는 제1 제어 신호(CNT3)를 수신하는 게이트 및 제2 전원인 접지 전압(GND)이 연결되는 소스를 가지는 NMOS 트랜지스터를 포함한다.
피드백 증폭부(420)는 증폭부(410)의 제1 트랜지스터(411)와 제2 트랜지스터(413) 사이에 연결된 노드(node)로부터 공급되는 제1 제어 신호(CNT3)에 응답하여, 증폭부(410)의 전압 이득 향상 및 증폭부(410)의 안정한 동작 수행을 제어하는 제2 제어 신호(CNT4)를 증폭부(410)의 제2 트랜지스터(413)의 게이트에 공급한다. 제2 제어 신호(CNT4)는 제3 트랜지스터(CNT3)와 제4 트랜지스터(CNT4) 사이에 연결된 노드(node)로부터 출력되며 제1 제어 신호(CNT3)의 반전 신호이다.
상기 피드백 증폭부(420)에 의한 증폭부(410)의 안정한 동작 수행은 대응되는 도 3에 대한 설명과 유사하므로, 대응되는 도 3에 대한 설명이 참조된다.
한편, 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로(400)의 출력 임피던스(Rout), 전압 이득(Av), 및 입력 임피던스(Rin)의 값들은 도 3에 대한 설명에서 언급된 출력 임피던스(Rout), 전압 이득(Av), 및 입력 임피던스(Rin)의 값들과 동일하다.
따라서, 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로(400)도 향상된 전압 이득을 가지며, 바이어스 전압을 생성하기 위한 바이어스 회로를 포함하지 않으므로 회로 구조가 간단하여 칩 면적을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 조절된 캐스코드 증폭 회로는 향상된 전압 이득을 가지며, 바이어스 전압을 생성하기 위한 바이어스 회로를 포함하지 않으므로 회로 구조가 간단하여 칩 면적을 감소시킬 수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 캐스코드 증폭 회로를 나타내는 회로도이다.
도 2는 도 1의 캐스코드 증폭 회로를 개선한 종래 기술에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 조절된 캐스코드 증폭 회로를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
320: 피드백 증폭부 321: 제3 트랜지스터
323: 제4 트랜지스터 420: 피드백 증폭부
421: 제3 트랜지스터 423: 제4 트랜지스터

Claims (12)

  1. 조절된 캐스코드 증폭 회로에 있어서,
    입력 전압을 증폭하여 출력 전압을 발생하는 증폭부; 및
    상기 증폭부로부터 공급되는 제1 제어 신호에 응답하여, 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 제2 제어 신호를 상기 증폭부에 공급하는 피드백 증폭부를 구비하며,
    상기 피드백 증폭부는
    상기 제1 제어 신호가 입력되는 게이트를 포함하는 제1 트랜지스터; 및
    상기 제1 제어 신호가 입력되는 게이트를 포함하는 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 연결된 노드로부터 상기 제2 제어 신호가 발생되는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  2. 제1항에 있어서,
    상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제1 전원에 연결되고,
    상기 제2 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제2 전원에 연결되는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  4. 제3항에 있어서,
    상기 제1 전원은 접지 전압이고, 상기 제2 전원은 전원 전압인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  5. 조절된 캐스코드 증폭 회로에 있어서,
    전류원과, 입력 전압이 입력되는 게이트를 포함하는 제1 트랜지스터와, 상기 전류원과 상기 제1 트랜지스터 사이에 연결된 제2 트랜지스터와, 상기 전류원과 상기 제2 트랜지스터 사이에 연결되며 상기 입력 전압의 증폭 전압인 출력 전압을 출력하는 노드를 포함하는 증폭부; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결된 노드로부터 제1 제어 신호를 수신하는 게이트를 포함하는 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 노드로부터 상기 제1 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터와, 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 연결되고 제2 제어 신호를 상기 제2 트랜지스터의 게이트에 공급하는 노드를 포함하는 피드백 증폭부를 구비하며,
    상기 제2 제어 신호는 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  6. 제5항에 있어서,
    상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  7. 제6항에 있어서,
    상기 제3 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제1 전원에 연결되고,
    상기 제4 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제2 전원에 연결되는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  8. 제7항에 있어서,
    상기 제1 전원은 접지 전압이고, 상기 제2 전원은 전원 전압인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  9. 조절된 캐스코드 증폭 회로에 있어서,
    입력 전압이 입력되는 게이트를 포함하는 제1 트랜지스터와, 전류원과, 상기 제1 트랜지스터와 상기 전류원 사이에 연결된 제2 트랜지스터와, 상기 제2 트랜지스터와 상기 전류원 사이에 연결되고 상기 입력 전압의 증폭 전압인 출력 전압을 출력하는 노드를 포함하는 증폭부; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결된 노드로부터 제1제어 신호를 수신하는 게이트를 포함하는 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 노드로부터 상기 제1 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터와, 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 연결되고 제2 제어 신호를 상기 제2 트랜지스터의 게이트에 공급하는 노드를 포함하는 피드백 증폭부를 구비하며,
    상기 제2 제어 신호는 상기 증폭부의 전압 이득 향상 및 상기 증폭부의 안정한 동작 수행을 제어하는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  10. 제9항에 있어서,
    상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  11. 제10항에 있어서,
    상기 제3 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 제1 전원에 연결되고,
    상기 제4 트랜지스터는 엔모스 트랜지스터이며, 상기 엔모스 트랜지스터의 소스는 제2 전원에 연결되는 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
  12. 제11항에 있어서,
    상기 제1 전원은 전원 전압이고, 상기 제2 전원은 접지 전압인 것을 특징으로 하는 조절된 캐스코드 증폭 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664047B1 (ko) * 2006-01-20 2007-01-03 엘지전자 주식회사 저잡음 증폭기
KR20150139553A (ko) * 2013-04-04 2015-12-11 퀄컴 인코포레이티드 부스팅되거나 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737789B2 (en) * 2008-10-19 2010-06-15 University Of Florida Research Foundation, Inc. Broadband active balun
CN104092441B (zh) * 2014-08-05 2020-05-12 西安电子科技大学 一种基于4H-SiC衬底的单片集成紫外光接收机前端放大电路
US9287830B2 (en) 2014-08-13 2016-03-15 Northrop Grumman Systems Corporation Stacked bias I-V regulation
KR102286595B1 (ko) 2014-11-14 2021-08-05 한국전자통신연구원 선형 입력범위를 개선한 레귤레이티드 캐스코드 구조의 버스트 모드 광 전치증폭기
TWI643449B (zh) 2018-04-27 2018-12-01 立積電子股份有限公司 放大器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69215995T2 (de) * 1991-07-30 1997-05-28 Philips Electronics Nv Verstärkerschaltung
US5451909A (en) * 1993-02-22 1995-09-19 Texas Instruments Incorporated Feedback amplifier for regulated cascode gain enhancement
US5892356A (en) 1998-05-01 1999-04-06 Burr-Brown Corporation High impedance large output voltage regulated cascode current mirror structure and method
US6707286B1 (en) * 2003-02-24 2004-03-16 Ami Semiconductor, Inc. Low voltage enhanced output impedance current mirror
US6965270B1 (en) * 2003-12-18 2005-11-15 Xilinx, Inc. Regulated cascode amplifier with controlled saturation
US7026843B1 (en) * 2004-01-16 2006-04-11 Spansion Llc Flexible cascode amplifier circuit with high gain for flash memory cells
US7230486B2 (en) * 2004-12-23 2007-06-12 Micron Technology, Inc. Low voltage CMOS differential amplifier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664047B1 (ko) * 2006-01-20 2007-01-03 엘지전자 주식회사 저잡음 증폭기
KR20150139553A (ko) * 2013-04-04 2015-12-11 퀄컴 인코포레이티드 부스팅되거나 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들

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