JPH05199045A - 増幅回路 - Google Patents
増幅回路Info
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- JPH05199045A JPH05199045A JP4203741A JP20374192A JPH05199045A JP H05199045 A JPH05199045 A JP H05199045A JP 4203741 A JP4203741 A JP 4203741A JP 20374192 A JP20374192 A JP 20374192A JP H05199045 A JPH05199045 A JP H05199045A
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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Abstract
(57)【要約】
【目的】 非常に高い出力インピーダンスおよび内部利
得を有する増幅回路を提供する。 【構成】 入力信号Vin を受ける入力端子１に結合した
制御電極、第１電源端子２に結合した第１主電極、第２
主電極を有する第１トランジスタN1と、制御電極、トラ
ンジスタN1の第２主電極に結合した第１主電極、電流源
J1によって第２電源端子３に結合した第２主電極を有す
る第２トランジスタN2と、出力信号Voutを供給する出力
端子４と、トランジスタN1の第２主電極に結合した反転
入力端子V1を有する増幅器(N4,N5) と、トランジスタN2
の制御電極に結合した出力端子VOと、トランジスタN1の
第２主電極上の第１電位を、トランジスタN1の制御電極
上の第２電位に基づいて補正する手段(N3,N6,N7,N8,P1,
P2,P3,P4) とを具え、トランジスタN1を所望の飽和動作
点に維持する。
得を有する増幅回路を提供する。 【構成】 入力信号Vin を受ける入力端子１に結合した
制御電極、第１電源端子２に結合した第１主電極、第２
主電極を有する第１トランジスタN1と、制御電極、トラ
ンジスタN1の第２主電極に結合した第１主電極、電流源
J1によって第２電源端子３に結合した第２主電極を有す
る第２トランジスタN2と、出力信号Voutを供給する出力
端子４と、トランジスタN1の第２主電極に結合した反転
入力端子V1を有する増幅器(N4,N5) と、トランジスタN2
の制御電極に結合した出力端子VOと、トランジスタN1の
第２主電極上の第１電位を、トランジスタN1の制御電極
上の第２電位に基づいて補正する手段(N3,N6,N7,N8,P1,
P2,P3,P4) とを具え、トランジスタN1を所望の飽和動作
点に維持する。
Description
【０００１】
【産業上の利用分野】この発明は、入力信号を受ける入
力端子に結合した制御電極、第１の電源端子に結合した
第１の主電極、および第２の主電極を有する第１のトラ
ンジスタと、制御電極、前記第１のトランジスタの第２
の主電極に結合した第１の主電極、および出力信号を供
給する出力端子に結合した第２の主電極を有する第２の
トランジスタと、前記第１のトランジスタの第２の主電
極に結合された反転入力端子、および前記第２のトラン
ジスタの制御電極に結合した出力端子を有する制御増幅
器とを具える増幅回路に関するものである。
力端子に結合した制御電極、第１の電源端子に結合した
第１の主電極、および第２の主電極を有する第１のトラ
ンジスタと、制御電極、前記第１のトランジスタの第２
の主電極に結合した第１の主電極、および出力信号を供
給する出力端子に結合した第２の主電極を有する第２の
トランジスタと、前記第１のトランジスタの第２の主電
極に結合された反転入力端子、および前記第２のトラン
ジスタの制御電極に結合した出力端子を有する制御増幅
器とを具える増幅回路に関するものである。
【０００２】
【従来の技術】このような増幅回路は、一般に、半導体
集積回路で信号を増幅するのに用いられる。
集積回路で信号を増幅するのに用いられる。
【０００３】この種の増幅回路は、特に、ヨーロッパ特
許公開第０，３９７，２４０号において知られている。
この公知の増幅回路においては、制御増幅器により第１
のトランジスタの第２の主電極をほぼ一定電位に維持し
て、入力端子に供給される信号を増幅して出力端子に出
力信号を得るようにしている。
許公開第０，３９７，２４０号において知られている。
この公知の増幅回路においては、制御増幅器により第１
のトランジスタの第２の主電極をほぼ一定電位に維持し
て、入力端子に供給される信号を増幅して出力端子に出
力信号を得るようにしている。
【０００４】
【発明が解決しようとする課題】上述した公知の増幅回
路においては、第１のトランジスタの第２の主電極をほ
ぼ一定電位に維持しているので、高利得を得ることがで
きるという利点がある。しかし、他方では、増幅回路の
出力インピーダンス、したがって内部利得が非常に低い
という不具合がある。
路においては、第１のトランジスタの第２の主電極をほ
ぼ一定電位に維持しているので、高利得を得ることがで
きるという利点がある。しかし、他方では、増幅回路の
出力インピーダンス、したがって内部利得が非常に低い
という不具合がある。
【０００５】この発明の目的は、非常に高い出力インピ
ーダンスおよび内部利得を有する増幅回路を提供しよう
とするものである。
ーダンスおよび内部利得を有する増幅回路を提供しよう
とするものである。
【０００６】この発明の他の目的は、最適ダイナミック
レンジを有し、従来のものと比較して非常に小型な増幅
回路を提供しようとするものである。
レンジを有し、従来のものと比較して非常に小型な増幅
回路を提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明の増幅回路は、
前記第１のトランジスタの第２の主電極上の第１の電位
を、前記第１のトランジスタの制御電極上の第２の電位
に基づいて補正する補正手段を具え、これにより動作中
に、前記第１のトランジスタを所望の飽和動作点に維持
する。この発明は、非常に高い出力インピーダンスを実
現するためには、前記第１のトランジスタの第２の主電
極上の第１の電位を、前記第１のトランジスタが飽和領
域の同じ所望の動作点に維持されるように、入力端子に
結合した信号源の第２の電位、すなわち前記第１のトラ
ンジスタの制御電極上の電位に依存させるべきであると
いう事実の認識に基づいている。補正手段は、前記第１
のトランジスタの第２の主電極上の第１の電位を、前記
第１のトランジスタの制御電極上の第２の電位に結合す
るので、前記第１のトランジスタは前記入力端子に供給
される入力信号に基づいて飽和領域の所望の動作点で動
作し、これにより最大利得および最大出力信号振幅が得
られることになる。
前記第１のトランジスタの第２の主電極上の第１の電位
を、前記第１のトランジスタの制御電極上の第２の電位
に基づいて補正する補正手段を具え、これにより動作中
に、前記第１のトランジスタを所望の飽和動作点に維持
する。この発明は、非常に高い出力インピーダンスを実
現するためには、前記第１のトランジスタの第２の主電
極上の第１の電位を、前記第１のトランジスタが飽和領
域の同じ所望の動作点に維持されるように、入力端子に
結合した信号源の第２の電位、すなわち前記第１のトラ
ンジスタの制御電極上の電位に依存させるべきであると
いう事実の認識に基づいている。補正手段は、前記第１
のトランジスタの第２の主電極上の第１の電位を、前記
第１のトランジスタの制御電極上の第２の電位に結合す
るので、前記第１のトランジスタは前記入力端子に供給
される入力信号に基づいて飽和領域の所望の動作点で動
作し、これにより最大利得および最大出力信号振幅が得
られることになる。
【０００８】この発明に従う増幅回路の第１実施例にお
いては、補正手段は、適合手段と、前記第１のトランジ
スタ（Ｎ１）を流れる電流に関連する電流を発生するた
めの電流検出回路（Ｎ３）とを具え、前記適合手段を前
記検出回路から発生される電流によって駆動して前記第
１の電位を前記第２の電位に適合させることを特徴とす
る。
いては、補正手段は、適合手段と、前記第１のトランジ
スタ（Ｎ１）を流れる電流に関連する電流を発生するた
めの電流検出回路（Ｎ３）とを具え、前記適合手段を前
記検出回路から発生される電流によって駆動して前記第
１の電位を前記第２の電位に適合させることを特徴とす
る。
【０００９】この実施例では、前記入力端子上の前記第
２の電位の変化によって生じる前記第１のトランジスタ
を流れる電流の変化に依存して前記第１の電位を補正す
る。
２の電位の変化によって生じる前記第１のトランジスタ
を流れる電流の変化に依存して前記第１の電位を補正す
る。
【００１０】この発明に従う増幅回路の第２実施例にお
いては、前記補正手段は、前記第１のトランジスタ（Ｎ
１）を流れる電流に関連する電流を発生するための電流
ミラー回路（Ｐ１，Ｐ２，Ｐ３）を具え、前記適合手段
（Ｎ６，Ｎ７，Ｎ８）を前記電流ミラー回路（Ｐ１，Ｐ
２，Ｐ３）により発生される上記の電流によって駆動し
て前記第１の電位を前記第２の電位に適合させるために
ことを特徴とする。
いては、前記補正手段は、前記第１のトランジスタ（Ｎ
１）を流れる電流に関連する電流を発生するための電流
ミラー回路（Ｐ１，Ｐ２，Ｐ３）を具え、前記適合手段
（Ｎ６，Ｎ７，Ｎ８）を前記電流ミラー回路（Ｐ１，Ｐ
２，Ｐ３）により発生される上記の電流によって駆動し
て前記第１の電位を前記第２の電位に適合させるために
ことを特徴とする。
【００１１】この発明に従う増幅回路の第３実施例にお
いては、前記適合手段（Ｎ６，Ｎ７，Ｎ８）は、前記第
１のトランジスタ（Ｎ１）と結合して、前記第１の電源
端子および第２の電源端子間に電流通路を形成する少な
くとも一つのトランジスタ（Ｎ６）を具え、この電流通
路を通して前記電流ミラー回路（Ｐ１，Ｐ２，Ｐ３）の
出力端子（Ｐ３）からの電流を供給し、前記第１のトラ
ンジスタ（Ｎ１）および前記適合手段の上記のトランジ
スタを同一の導電型としたことを特徴とするものであ
る。
いては、前記適合手段（Ｎ６，Ｎ７，Ｎ８）は、前記第
１のトランジスタ（Ｎ１）と結合して、前記第１の電源
端子および第２の電源端子間に電流通路を形成する少な
くとも一つのトランジスタ（Ｎ６）を具え、この電流通
路を通して前記電流ミラー回路（Ｐ１，Ｐ２，Ｐ３）の
出力端子（Ｐ３）からの電流を供給し、前記第１のトラ
ンジスタ（Ｎ１）および前記適合手段の上記のトランジ
スタを同一の導電型としたことを特徴とするものであ
る。
【００１２】
【実施例】図１は、この発明の一実施例を示すもので、
簡単な制御増幅器を具えるものである。この増幅回路
は、第１のトランジスタＮ１、第２のトランジスタＮ２
および制御増幅器（Ｎ４）を具え、第１のトランジスタ
Ｎ１は、入力信号Ｖinを受ける入力端子１に結合した制
御電極（ゲート）、第１の電源端子２に結合した第１の
主電極（ソース）、および第２の主電極（ドレイン）を
有し、第２のトランジスタＮ２は、制御電極（ゲー
ト）、第１のトランジスタＮ１のドレインに結合した第
１の主電極（ソース）、および電流源Ｊ１を経て第２の
電源端子３および出力信号Ｖout を供給する出力端子４
に結合した第２の主電極（ドレイン）を有する。制御増
幅器（Ｎ４）は、第１のトランジスタＮ１のドレインに
結合した反転入力端子Ｖ１、基準電圧を受ける第１の電
源端子２に結合した非反転入力端子Ｖ２（実際には、ト
ランジスタＮ３のソース）、および第２のトランジスタ
Ｎ２の制御電極（ゲート）に結合した出力端子ＶO1を具
える。
簡単な制御増幅器を具えるものである。この増幅回路
は、第１のトランジスタＮ１、第２のトランジスタＮ２
および制御増幅器（Ｎ４）を具え、第１のトランジスタ
Ｎ１は、入力信号Ｖinを受ける入力端子１に結合した制
御電極（ゲート）、第１の電源端子２に結合した第１の
主電極（ソース）、および第２の主電極（ドレイン）を
有し、第２のトランジスタＮ２は、制御電極（ゲー
ト）、第１のトランジスタＮ１のドレインに結合した第
１の主電極（ソース）、および電流源Ｊ１を経て第２の
電源端子３および出力信号Ｖout を供給する出力端子４
に結合した第２の主電極（ドレイン）を有する。制御増
幅器（Ｎ４）は、第１のトランジスタＮ１のドレインに
結合した反転入力端子Ｖ１、基準電圧を受ける第１の電
源端子２に結合した非反転入力端子Ｖ２（実際には、ト
ランジスタＮ３のソース）、および第２のトランジスタ
Ｎ２の制御電極（ゲート）に結合した出力端子ＶO1を具
える。
【００１３】この増幅回路は、さらに、第１のトランジ
スタＮ１のドレイン上の第１の電位を、第１のトランジ
スタＮ１のゲート上の第２の電位の変化に基づいて変化
させる補正手段を具える。この補正手段は、電流検出回
路（トランジスタＮ３）、電流ミラー回路（Ｐ１，Ｐ
２，Ｐ３）、および第１の電位を適合させるための適合
手段（Ｎ６）を具える。
スタＮ１のドレイン上の第１の電位を、第１のトランジ
スタＮ１のゲート上の第２の電位の変化に基づいて変化
させる補正手段を具える。この補正手段は、電流検出回
路（トランジスタＮ３）、電流ミラー回路（Ｐ１，Ｐ
２，Ｐ３）、および第１の電位を適合させるための適合
手段（Ｎ６）を具える。
【００１４】この実施例において、トランジスタＮ３お
よびＮ１のゲートは相互に接続し、これらのトランジス
タのソースも互いに接続する。したがって、トランジス
タＮ３を流れる電流は、トランジスタＮ１を流れる電流
と関連（比例）する。トランジスタＮ３のドレインは、
電流ミラー回路Ｐ１，Ｐ２およびＰ３のＰＭＯＳトラン
ジスタＰ１のドレインに接続する。ＰＭＯＳトランジス
タＰ１，Ｐ２およびＰ３は、それらのソースを電源端子
３に接続し、ゲートを互いに接続し、トランジスタＰ１
のドレインをこのトランジスタＰ１のゲートに接続す
る。
よびＮ１のゲートは相互に接続し、これらのトランジス
タのソースも互いに接続する。したがって、トランジス
タＮ３を流れる電流は、トランジスタＮ１を流れる電流
と関連（比例）する。トランジスタＮ３のドレインは、
電流ミラー回路Ｐ１，Ｐ２およびＰ３のＰＭＯＳトラン
ジスタＰ１のドレインに接続する。ＰＭＯＳトランジス
タＰ１，Ｐ２およびＰ３は、それらのソースを電源端子
３に接続し、ゲートを互いに接続し、トランジスタＰ１
のドレインをこのトランジスタＰ１のゲートに接続す
る。
【００１５】トランジスタＮ１を流れる電流が変化（例
えば増加）すると、トランジスタＮ３および電流ミラー
回路Ｐ１，Ｐ２，Ｐ３に同様の電流変化（増加）が生じ
る。このトランジスタＰ２を流れる電流の変化により、
制御増幅トランジスタＮ４が影響される。また、トラン
ジスタＰ３を流れる電流の変化により、トランジスタＮ
６から成る適合手段が影響される。トランジスタＮ１の
ドレインは、制御増幅器（Ｎ４）の反転入力端子を経て
ダイオード接続されたトランジスタＮ６のソースに接続
する。ここで、トランジスタＮ１のドレイン上の第１の
電位は、トランジスタＮ４およびＮ６のそれぞれのソー
ス−ゲート間の電圧の差で決定される。
えば増加）すると、トランジスタＮ３および電流ミラー
回路Ｐ１，Ｐ２，Ｐ３に同様の電流変化（増加）が生じ
る。このトランジスタＰ２を流れる電流の変化により、
制御増幅トランジスタＮ４が影響される。また、トラン
ジスタＰ３を流れる電流の変化により、トランジスタＮ
６から成る適合手段が影響される。トランジスタＮ１の
ドレインは、制御増幅器（Ｎ４）の反転入力端子を経て
ダイオード接続されたトランジスタＮ６のソースに接続
する。ここで、トランジスタＮ１のドレイン上の第１の
電位は、トランジスタＮ４およびＮ６のそれぞれのソー
ス−ゲート間の電圧の差で決定される。
【数１】
【００１６】トランジスタＮ４の長さ−幅（Ｌ／Ｗ）比
をトランジスタＮ６のＬ／Ｗ比の３〜９倍、好ましくは
５倍に選択することによって、第１の電位を第２の電
位、すなわちトランジスタＮ１のゲート上の入力電圧Ｖ
inに依存させることができ、これによりトランジスタＮ
１をちょうど飽和領域の所望のエッジで動作させること
ができる。トランジスタＰ３，Ｐ２，Ｐ１のＬ／Ｗ比
は、トランジスタＮ３およびＮ４のＬ／Ｗ比よりも２〜
３倍の大きさとする。
をトランジスタＮ６のＬ／Ｗ比の３〜９倍、好ましくは
５倍に選択することによって、第１の電位を第２の電
位、すなわちトランジスタＮ１のゲート上の入力電圧Ｖ
inに依存させることができ、これによりトランジスタＮ
１をちょうど飽和領域の所望のエッジで動作させること
ができる。トランジスタＰ３，Ｐ２，Ｐ１のＬ／Ｗ比
は、トランジスタＮ３およびＮ４のＬ／Ｗ比よりも２〜
３倍の大きさとする。
【００１７】図２は、この発明の他の実施例を示すもの
で、カスコード制御増幅器を具えるものである。図２に
示す実施例は、図１に示す素子と同様の素子を具えるも
のであるが、その個数は多い。これらの素子には、図１
と同一の参照符号を付して示してある。これらの素子
は、ことわらない限り図１と同様に接続されている。
で、カスコード制御増幅器を具えるものである。図２に
示す実施例は、図１に示す素子と同様の素子を具えるも
のであるが、その個数は多い。これらの素子には、図１
と同一の参照符号を付して示してある。これらの素子
は、ことわらない限り図１と同様に接続されている。
【００１８】トランジスタＮ４のドレインとトランジス
タＰ２のドレインとの間には、ＰＭＯＳトランジスタＰ
４およびＮＭＯＳトランジスタＮ５を直列に配列し、ト
ランジスタＮ４およびＰ２のドレインをトランジスタＮ
５およびＰ４のソースにそれぞれ接続する。トランジス
タＮ５およびＰ４のドレインは、互いに接続してトラン
ジスタＮ２のゲートに接続する。トランジスタＮ６およ
びＰ３のドレインは、トランジスタＮ７のソースおよび
トランジスタＮ８のドレインにそれぞれ接続する。トラ
ンジスタＮ７のドレインおよびトランジスタＮ８のソー
スは互いに接続して、トランジスタＮ６，Ｎ５およびＰ
４のゲートに接続する。トランジスタＮ４のゲートは、
トランジスタＮ６のドレインに接続する。トランジスタ
Ｎ７およびＮ８のゲートは、トランジスタＮ８のドレイ
ンに接続する。
タＰ２のドレインとの間には、ＰＭＯＳトランジスタＰ
４およびＮＭＯＳトランジスタＮ５を直列に配列し、ト
ランジスタＮ４およびＰ２のドレインをトランジスタＮ
５およびＰ４のソースにそれぞれ接続する。トランジス
タＮ５およびＰ４のドレインは、互いに接続してトラン
ジスタＮ２のゲートに接続する。トランジスタＮ６およ
びＰ３のドレインは、トランジスタＮ７のソースおよび
トランジスタＮ８のドレインにそれぞれ接続する。トラ
ンジスタＮ７のドレインおよびトランジスタＮ８のソー
スは互いに接続して、トランジスタＮ６，Ｎ５およびＰ
４のゲートに接続する。トランジスタＮ４のゲートは、
トランジスタＮ６のドレインに接続する。トランジスタ
Ｎ７およびＮ８のゲートは、トランジスタＮ８のドレイ
ンに接続する。
【００１９】図１において、制御増幅器（Ｎ４）は、そ
の電流源（トランジスタＰ２）を介して電圧ＶO1を発生
するが、この実施例では制御増幅器をトランジスタＮ
５，Ｎ４およびトランジスタＰ２，Ｐ４をカスコード接
続することによって構成し、電圧ＶO2を供給する。トラ
ンジスタＮ４，Ｎ５およびＰ４は、トランジスタＮ１，
Ｎ６，Ｎ７およびＮ８を含む電流枝路によって適切にバ
イアスする。
の電流源（トランジスタＰ２）を介して電圧ＶO1を発生
するが、この実施例では制御増幅器をトランジスタＮ
５，Ｎ４およびトランジスタＰ２，Ｐ４をカスコード接
続することによって構成し、電圧ＶO2を供給する。トラ
ンジスタＮ４，Ｎ５およびＰ４は、トランジスタＮ１，
Ｎ６，Ｎ７およびＮ８を含む電流枝路によって適切にバ
イアスする。
【００２０】図２の増幅回路は、図１の増幅回路とほぼ
同様に動作する。いま、トランジスタＮ１に流れる電流
が変化すると、トランジスタＮ３，Ｐ１，Ｐ２およびＰ
３を流れる電流も同様に変化する。しかし、この実施例
の場合には、トランジスタＮ３，Ｎ４，Ｎ５およびＮ
６，Ｎ８のＬ／Ｗ比は同じであるが、トランジスタＮ７
のＬ／Ｗ比は、トランジスタＮ８のＬ／Ｗ比よりも（３
〜９倍、好適には５倍）大きい。ここで、トランジスタ
Ｎ１のドレイン上の第１の電位Ｖ１は、
同様に動作する。いま、トランジスタＮ１に流れる電流
が変化すると、トランジスタＮ３，Ｐ１，Ｐ２およびＰ
３を流れる電流も同様に変化する。しかし、この実施例
の場合には、トランジスタＮ３，Ｎ４，Ｎ５およびＮ
６，Ｎ８のＬ／Ｗ比は同じであるが、トランジスタＮ７
のＬ／Ｗ比は、トランジスタＮ８のＬ／Ｗ比よりも（３
〜９倍、好適には５倍）大きい。ここで、トランジスタ
Ｎ１のドレイン上の第１の電位Ｖ１は、
【数２】 によって定義される。
【００２１】図１および図２に示す増幅回路は、電子モ
ジュールとして構成することができる。この増幅回路
は、実際において、８５ｄＢ以上の固有のゲイン（ｇｍ
・ｒｏ）を有する仮想のＮＭＯＳトランジスタとして動
作する。入力端子１はこの仮想のトランジスタのゲート
に接続され、端子２および出力端子４は、それぞれソー
スおよびドレインに接続されることになる。
ジュールとして構成することができる。この増幅回路
は、実際において、８５ｄＢ以上の固有のゲイン（ｇｍ
・ｒｏ）を有する仮想のＮＭＯＳトランジスタとして動
作する。入力端子１はこの仮想のトランジスタのゲート
に接続され、端子２および出力端子４は、それぞれソー
スおよびドレインに接続されることになる。
【００２２】この発明の増幅回路の付加的な利点は、外
部、すなわち増幅回路以外からのバイアス電圧を必要と
しないことであり、これにより増幅回路の集積化を容易
にでき、ＩＣの中に複数の増幅回路を簡単に組み合わせ
ることができる。この場合、トランジスタＮ３〜Ｎ８お
よびＰ１〜Ｐ４が占めるＩＣの面積は、トランジスタＮ
１およびＮ２の面積のわずか２０％となり、このような
仮想のトランジスタを非常に小型な構成とすることがで
きる。
部、すなわち増幅回路以外からのバイアス電圧を必要と
しないことであり、これにより増幅回路の集積化を容易
にでき、ＩＣの中に複数の増幅回路を簡単に組み合わせ
ることができる。この場合、トランジスタＮ３〜Ｎ８お
よびＰ１〜Ｐ４が占めるＩＣの面積は、トランジスタＮ
１およびＮ２の面積のわずか２０％となり、このような
仮想のトランジスタを非常に小型な構成とすることがで
きる。
【００２３】この発明は、上述した実施例にのみ限定さ
れるものでは、幾多の変形または変更が可能である。例
えば、図面に示したトランジスタを反対導電型のトラン
ジスタで置き換えることにより、仮想のＰＭＯＳトラン
ジスタを得ることができると共に、増幅回路の個々の部
分を種々の方法で構成することができる。また、複数の
仮想のＰＭＯＳおよびＮＭＯＳトランジスタを、一つの
基板に集積することができ、それによりこれらの仮想の
ＰＭＯＳおよびＮＭＯＳトランジスタを、公知の通常の
ＰＭＯＳおよびＮＭＯＳトランジスタと同じようにして
種々の回路を構成することができる。
れるものでは、幾多の変形または変更が可能である。例
えば、図面に示したトランジスタを反対導電型のトラン
ジスタで置き換えることにより、仮想のＰＭＯＳトラン
ジスタを得ることができると共に、増幅回路の個々の部
分を種々の方法で構成することができる。また、複数の
仮想のＰＭＯＳおよびＮＭＯＳトランジスタを、一つの
基板に集積することができ、それによりこれらの仮想の
ＰＭＯＳおよびＮＭＯＳトランジスタを、公知の通常の
ＰＭＯＳおよびＮＭＯＳトランジスタと同じようにして
種々の回路を構成することができる。
【図１】この発明の一実施例を示すものである。
【図２】この発明の他の実施例を示すものである。
１ 入力端子 ２ 第１の電源端子 ３ 第２の電源端子 ４ 出力端子 Ｎ１ 第１のトランジスタ Ｎ２ 第２のトランジスタ Ｎ４，Ｎ５，Ｐ２，Ｐ４ 制御増幅器 Ｎ３，Ｎ６，Ｎ７，Ｎ８，Ｐ１，Ｐ２，Ｐ３，Ｐ４ 補
正手段
正手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フォデフリダス ヨハネス ベルトルディ ス マリアフェーレン オランダ国 5621 ベーアー アインドー フェンフルーネヴァウツウェッハ １
Claims (12)
- 【請求項１】 入力信号（Ｖin）を受ける入力端子
（１）に結合した制御電極、第１の電源端子（２）に結
合した第１の主電極、および第２の主電極を有する第１
のトランジスタ（Ｎ１）と、制御電極、前記第１のトラ
ンジスタ（Ｎ１）の第２の主電極に結合した第１の主電
極、および出力信号（Ｖout ）を供給する出力端子
（４）に結合した第２の主電極を有する第２のトランジ
スタ（Ｎ２）と、前記第１のトランジスタ（Ｎ１）の第
２の主電極に結合した反転入力端子（Ｖ１）、および前
記第２のトランジスタ（Ｎ２）の制御電極に結合した出
力端子（ＶＯ）を有する制御増幅器（Ｎ４，Ｎ５，Ｐ
２，Ｐ４）とを具える増幅回路において、 前記第１のトランジスタ（Ｎ１）の第２の主電極上の第
１の電位を、前記第１のトランジスタ（Ｎ１）の制御電
極上の第２の電位に基づいて補正する補正手段（Ｎ３，
Ｎ６，Ｎ７，Ｎ８，Ｐ１，Ｐ２，Ｐ３，Ｐ４）を具え、
これにより動作中に、前記第１のトランジスタ（Ｎ１）
を所望の飽和動作点に維持することを特徴とする増幅回
路。 - 【請求項２】 前記補正手段は、適合手段（Ｎ６，Ｎ
７，Ｎ８）および前記第１のトランジスタ（Ｎ１）を流
れる電流に関連する電流を発生する電流検出回路（Ｎ
３）を具え、前記適合手段（Ｎ６，Ｎ７，Ｎ８）を前記
検出回路によって発生される電流により駆動して前記第
１の電位を適合させることを特徴とする請求項１記載の
増幅回路。 - 【請求項３】 前記補正手段は、前記第１のトランジス
タ（Ｎ１）を流れる電流に関連する電流を発生する電流
ミラー回路（Ｐ１，Ｐ２，Ｐ３）を具え、前記適合手段
を前記電流ミラー回路（Ｐ１，Ｐ２，Ｐ３）によって発
生される上記電流により駆動して前記第１の電位を適合
させることを特徴とする請求項１または２記載の増幅回
路。 - 【請求項４】 前記適合手段（Ｎ６，Ｎ７，Ｎ８）は、
前記第１のトランジスタ（Ｎ１）と結合して前記第１の
電源端子および第２の電源端子間で電流通路を形成する
少なくとも一つのトランジスタ（Ｎ６）を具え、前記電
流通路に前記電流ミラー回路（Ｐ１，Ｐ２，Ｐ３）の出
力端子（Ｐ３）から電流を供給すると共に、前記第１の
トランジスタ（Ｎ１）および前記適合手段の上記トラン
ジスタを同一導電型としたことを特徴とする請求項２ま
たは３記載の増幅回路。 - 【請求項５】 前記制御増幅器（Ｎ４，Ｎ５，Ｐ４，Ｐ
２）には、前記電流ミラー回路（Ｐ１，Ｐ２，Ｐ３）の
他の出力端子（Ｐ２）から電流を供給することを特徴と
する請求項２，３または４記載の増幅回路。 - 【請求項６】 前記制御増幅器（Ｎ４，Ｎ５，Ｐ２，Ｐ
４）は、前記第１の電源端子（２）に接続した第１の主
電極、前記出力端子（ＶＯ）に接続した第２の主電極、
および前記適合手段のダイオード接続したトランジスタ
（Ｎ６）を経て前記第１のトランジスタの第２の主電極
に接続した制御電極を有するトランジスタ（Ｎ４）を具
えることを特徴とする請求項２，３，４または５記載の
増幅回路。 - 【請求項７】 前記適合手段（Ｎ６，Ｎ７，Ｎ８）は、
前記第１のトランジスタ（Ｎ１）と結合して前記第１の
電源端子および第２の電源端子間に電流通路を形成する
３個の直列接続したトランジスタ（Ｎ６，Ｎ７，Ｎ８）
を具え、前記電流通路に前記電流ミラー回路の出力端子
から電流を供給し、前記第１のトランジスタ（Ｎ１）お
よび上記直列接続したトランジスタを同一導電型とし
て、前記電流ミラー回路の出力端子に接続した前記第１
の直列トランジスタ（Ｎ８）をダイオード接続し、前記
第２の直列トランジスタ（Ｎ７）の制御電極を前記第１
の直列トランジスタ（Ｎ８）の制御電極に接続し、前記
第３の直列トランジスタ（Ｎ６）の制御電極を前記第１
および第２の直列トランジスタ（Ｎ８，Ｎ７）の主電極
間の接続点に接続し、前記第２および第３の直列トラン
ジスタ（Ｎ７，Ｎ６）の主電極間の接続点を前記制御増
幅器（Ｎ４）の反転入力端子に接続したことを特徴とす
る請求項２，３，４または５記載の増幅回路。 - 【請求項８】 前記制御増幅器（Ｎ４，Ｎ５，Ｐ４，Ｐ
２）を、前記第１および第２の電源端子間の電流通路を
形成する第１の導電型の第１および第２の増幅トランジ
スタ（Ｎ４，Ｎ５）と、第２の導電型の第１および第２
の増幅トランジスタ（Ｐ２，Ｐ４）とを有するカスコー
ド増幅回路とし、異なる導電型の前記第２のトランジス
タ（Ｎ５，Ｐ４）間の接続点を前記制御増幅器の前記出
力端子（ＶＯ）とし、前記制御増幅器の前記第２のトラ
ンジスタ（Ｎ５，Ｐ４）の制御電極を前記第３の直列ト
ランジスタ（Ｎ６）の制御電極に接続し、第１の導電型
の増幅トランジスタの主電極および制御電極を、それぞ
れ前記第１の電源端子および前記制御増幅器の前記反転
入力端子に接続したことを特徴とする請求項７記載の増
幅回路。 - 【請求項９】 前記電流検出回路は、前記第１のトラン
ジスタ（Ｎ１）と同一の導電型の電流検出トランジスタ
（Ｎ３）を具え、この電流検出トランジスタ（Ｎ３）の
第１の主電極および制御電極を、前記第１のトランジス
タ（Ｎ１）の第１の主電極および制御電極にそれぞれ接
続したことを特徴とする請求項２，３，４，５，６，７
または８記載の増幅回路。 - 【請求項１０】 前記電流検出トランジスタ（Ｎ３）の
第２の主電極を、第１の電流ミラートランジスタ（Ｐ
１）の第１の主電極に接続し、この電流ミラートランジ
スタ（Ｐ１）の第２の主電極を前記第２の電源端子に接
続し、制御電極を当該電流ミラートランジスタ（Ｐ１）
の第１の主電極に接続したことを特徴とする請求項９記
載の増幅回路。 - 【請求項１１】 前記電流ミラー回路は、３個の電流ミ
ラートランジスタ（Ｐ１，Ｐ２，Ｐ３）を具え、その第
２および第３の電流ミラートランジスタにより、前記電
流検出トランジスタを流れる電流に比例する電流を、前
記適合手段および前記制御増幅器の電流通路にそれぞれ
与えるようにしたことを特徴とする請求項１０記載の増
幅回路。 - 【請求項１２】 請求項１〜１１のいずれか記載の複数
の増幅回路を具える集積回路において、少なくとも第１
および第２のタイプの第１および第２の増幅回路をそれ
ぞれ有し、前記第１のタイプの増幅回路のトランジスタ
を、前記第２のタイプの増幅回路のトランジスタの相補
型としたことを特徴とするする集積回路。
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