JP2004242078A

JP2004242078A - 同相帰還回路

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Publication number: JP2004242078A
Application number: JP2003029637A
Authority: JP
Inventors: Hideki Ishida; 秀樹石田; Kiyohiko Kikuchi; 清彦菊地
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-06
Filing date: 2003-02-06
Publication date: 2004-08-26
Anticipated expiration: 2023-02-06
Also published as: JP3839779B2

Abstract

【課題】差動増幅回路内の回路素子のばらつき等に影響されずに、高速な帰還動作を安定的に行うことを可能とする同相帰還回路を提供する。
【解決手段】同相帰還回路は、定電流源からの電流に応じたバイアス電圧が入力されるゲート端子を有するトランジスタ、及び前記トランジスタのソース端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記ソース端子と前記抵抗間に出力する帰還回路とを備える。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、差動増幅器の同相帰還回路に関し、特にＣＭＯＳモノリシック集積回路化に適した差動増幅器の同相帰還回路に関する。
【０００２】
【従来の技術】
近年、ＣＭＯＳモノリシック集積回路等の半導体集積回路は高速な動作が求められており、高速動作時における電子回路の特性を高精度化することが求められている。このため、半導体集積回路に用いられる差動増幅回路においても、高速動作時の出力特性を安定化させることが必要である。
【０００３】
図５は、従来の同相帰還回路の一例を示す。図５に示した同相帰還回路１０は、バイアス回路部１２を含む差動増幅回路部１４と、帰還回路１６を含む帰還回路部とから構成される。
【０００４】
バイアス回路部１２は、定電流源Ｉ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ３とを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＮ型ＭＯＳトランジスタＮ３のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ３は、ダイオード接続した構成をもち、ソース端子が接地端子に接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｎ型ＭＯＳトランジスタＮ３を介し差動増幅回路部１４へ供給される。
【０００５】
差動増幅回路部１４は、一対のＰ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１及びＰ２と、一対のＮ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１及びＮ２と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ４とを含む。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のソース端子側は電源電圧Ｖｄｄにそれぞれ接続され、ドレイン端子側はＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子にそれぞれ接続され、かつ、Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子同士が互いに接続されている。Ｎ型ＭＯＳトランジスタＮ４は、バイアス回路部１２からのバイアス電圧が入力されるゲート端子を有し、ソース端子が接地端子ＧＮＤに接続され、ドレイン端子がＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２の各ソース端子に接続されている。Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のゲート端子には入力電圧Ｖｉｎ＋，Ｖｉｎ−がそれぞれ入力され、Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子はＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のドレイン端子にそれぞれ接続されている。差動増幅回路部１４は、入力電圧Ｖｉｎ＋，Ｖｉｎ−の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路（図示なし）に出力する。
【０００６】
図５の同相帰還回路１０の帰還回路部は、帰還回路１６（ＣＭＦＢ；ｃｏｍｍｏｎ−ｍｏｄｅ＿ｆｅｅｄｂａｃｋ）と、一対の抵抗Ｒ１及びＲ２を含む。抵抗Ｒ１と抵抗Ｒ２は同じ抵抗値をもち、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の出力端子間に直列に接続されている。帰還回路１６は、基準電圧Ｖｒｅｆが入力される第１の入力端子と、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧が入力される第２の入力端子とを有する。帰還回路１６の出力端子は、差動増幅回路部１４内のＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子間に接続されている。
【０００７】
図５の同相帰還回路１０において、バイアス回路部１２は定電流源Ｉ１からの電流値に応じたバイアス電圧を発生し、差動増幅回路部１４のＮ型ＭＯＳトランジスタＮ４のゲート端子に供給する。差動増幅回路部１４は、非反転入力端子Ｖｉｎ＋と反転入力端子Ｖｉｎ−の入力電圧の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路へ出力する。差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２は、それぞれ同じ特性をもつ回路素子である。帰還回路１６は、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された中心電圧と、基準電圧Ｖｒｅｆとから、帰還電圧ＦＢを生成して、差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２の入力電圧を制御する。一連の回路動作により、帰還回路１６からの帰還電圧ＦＢが差動増幅回路部１４の出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部１４に入力される入力電圧の電位差に依存しない。
【０００８】
なお、本発明に関連する従来の技術として、特開昭５１−６２９５７号公報には、負帰還回路を有する増幅器の前段に同相帰還用の増幅器を接続する方式が示されている。また、特開平１０−２５６８４６号公報には、入力段の差動増幅器のトランジスタ対のコレクタ電流を中間段の差動増幅器から出力される帰還信号により同一値となるように制御する方式が示されている。
【０００９】
【特許文献１】
特開昭５１−６２９５７号公報
【００１０】
【特許文献２】
特開平１０−２５６８４６号公報
【００１１】
【発明が解決しようとする課題】
上述した従来の同相帰還回路１０においては、Ｐ型ＭＯＳトランジスタＰ１及びＰ２に同じ帰還電圧ＦＢを供給するため、工程上の問題でＰ型ＭＯＳトランジスタ対の特性にばらつきが生じた場合に、正常な帰還動作が行われないという欠点がある。
【００１２】
また、レイアウト設計を行う場合、Ｐ型ＭＯＳトランジスタＰ１及びＰ２と抵抗Ｒ１及びＲ２の間に寄生容量が発生し、高速な帰還動作を行う際に悪影響を及ぼす。また、差動増幅回路に帰還動作を行うには、Ｐ型ＭＯＳトランジスタのスイッチング動作が必要となるため、差動増幅回路内の回路素子に発生する寄生容量が、帰還動作を高速化する上で大きな障害となってしまう。
【００１３】
本発明は、上記の点に鑑みてなされたものであり、差動増幅回路内の回路素子のばらつき等に影響されずに、高速な帰還動作を安定的に行うことを可能とする同相帰還回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る同相帰還回路は、定電流源からの電流に応じたバイアス電圧が入力されるトランジスタ、及び前記トランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする。
【００１５】
本発明の同相帰還回路によれば、従来の同相帰還回路のようにＰ型ＭＯＳトランジスタ対のゲート端子に帰還電圧を返すのではなく、差動増幅回路内のバイアス電圧が供給されるトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、差動増幅回路内のＰ型ＭＯＳトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【００１６】
また、上記課題を解決するため、本発明に係るシングルエンデッド増幅回路は、定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、前記第１のトランジスタと接続した第２のトランジスタ、及び前記第２のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第１及び第２のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記増幅回路内の前記第２のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とする。
【００１７】
本発明の同相帰還方式をシングルエンデッドの増幅器にも応用することができる。本発明のシングルエンデッド増幅回路では、帰還回路が、増幅回路内のバイアス電圧が供給される第１のトランジスタと一対に接続される、第２のトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、増幅回路内のトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１９】
図１は、本発明に係る同相帰還回路の実施の一形態を示す回路図である。本発明の同相帰還回路は、オフセット電圧を安定的、かつ高速に調整することができる増幅器に関する。
【００２０】
図１に示した同相帰還回路２０は、バイアス回路部１２を含む差動増幅回路部２４と、帰還回路２６を含む帰還回路部とから構成される。
【００２１】
バイアス回路部１２は、図５のバイアス回路部１２と同一であり、定電流源Ｉ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ３とを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＮ型ＭＯＳトランジスタＮ３のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ３は、ダイオード接続した構成をもち、ソース端子が接地端子ＧＮＤに接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｎ型ＭＯＳトランジスタＮ３を介し差動増幅回路部２４へ供給される。
【００２２】
差動増幅回路部２４は、一対のＰ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１及びＰ２と、一対のＮ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１及びＮ２と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ４とを含む。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のソース端子側は電源電圧Ｖｄｄにそれぞれ接続され、ドレイン端子側はＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子にそれぞれ接続されている。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２はそれぞれダイオード接続にしてあり、Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子同士は互いに接続されていない。
【００２３】
また、図１の差動増幅回路部２４において、Ｎ型ＭＯＳトランジスタＮ４は、バイアス回路部１２からのバイアス電圧が入力されるゲート端子を有し、ソース端子がバイアス抵抗ＲＢＩＡＳを介して接地端子ＧＮＤに接続され、ドレイン端子がＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２の各ソース端子に接続されている。Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のゲート端子には入力電圧Ｖｉｎ＋，Ｖｉｎ−がそれぞれ入力され、Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子はＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のドレイン端子にそれぞれ接続されている。差動増幅回路部２４は、入力電圧Ｖｉｎ＋，Ｖｉｎ−の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路（図示なし）に出力する。
【００２４】
図１の同相帰還回路２０において、帰還回路部は、帰還回路２６（ＣＭＦＢ；ｃｏｍｍｏｎ−ｍｏｄｅ＿ｆｅｅｄｂａｃｋ）と、一対の抵抗Ｒ１及びＲ２と、Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ３と、バイアス抵抗ＲＢＩＡＳとを含む。
【００２５】
バイアス抵抗ＲＢＩＡＳは一端が接地端子ＧＮＤと接続され、他端がＮ型ＭＯＳトランジスタＮ４のソース端子と接続されている。抵抗Ｒ１と抵抗Ｒ２は同じ抵抗値をもち、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の出力端子間に直列接続にて挿入してある。
【００２６】
帰還回路２６は、基準電圧Ｖｒｅｆが入力される第１の入力端子と、差動増幅回路部２４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成される、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧が入力される第２の入力端子とを有する増幅器によって構成される。帰還回路２６の出力端子は、Ｐ型ＭＯＳトランジスタＰ３を介して差動増幅回路部２４へ接続してある。すなわち、帰還回路２６の出力端子はＰ型ＭＯＳトランジスタＰ３のゲート端子に接続され、Ｐ型ＭＯＳトランジスタＰ３のソース端子は電源電圧Ｖｄｄに接続され、かつ、Ｐ型ＭＯＳトランジスタＰ３のドレイン端子は差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に接続されている。
【００２７】
図１の同相帰還回路２０において、バイアス回路部１２は、定電流源Ｉ１からの電流値に応じたバイアス電圧を生成し、差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のゲート端子に供給する。差動増幅回路部２４は、非反転入力端子Ｖｉｎ＋と反転入力端子Ｖｉｎ−の入力電圧の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を出力する。
【００２８】
差動増幅回路部２４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２は、それぞれ同じ特性をもつ回路素子である。Ｐ型ＭＯＳトランジスタＰ１及びＰ２はダイオード接続であるため、従来の同相帰還回路１０のように帰還電圧ＦＢに依存せず、ゲート−ドレイン間電圧Ｖｇｄが一定の抵抗特性を示す。したがって、図１の同相帰還回路２０によれば、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつきやノイズの影響を受け易かった従来の同相帰還回路１０に比較して、工程上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【００２９】
また、図１の同相帰還回路２０において、帰還回路２６は、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された中心電圧と、基準電圧Ｖｒｅｆとから、帰還電圧ＦＢを生成して、差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２の入力電圧を制御する。一連の回路動作により、帰還回路１６からの帰還電圧ＦＢが差動増幅回路部１４の出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部１４に入力される入力電圧の電位差に依存しない。
【００３０】
帰還回路２６は、差動増幅回路部２４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧と基準電圧Ｖｒｅｆとから帰還電圧ＦＢを生成して、その帰還電圧ＦＢをＰ型ＭＯＳトランジスタＰ３を介して、差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に供給するため、定電流源Ｉ１から入力される電流を一定値に調整する。これにより、差動増幅回路部２４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２に、それぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【００３１】
図２は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図２において、図１の同相帰還回路２０の対応の回路要素と同じ回路要素には同一の参照符号を付し、重複する説明は省略する。
【００３２】
図２に示した同相帰還回路２０Ａは、バイアス回路部１２を含む差動増幅回路部２４Ａと、帰還回路２６を含む帰還回路部とから構成される。
【００３３】
図２の同相帰還回路２０Ａは、図１の同相帰還回路２０における、一対のダイオード接続したＰ型ＭＯＳトランジスタＰ１，Ｐ２を、一対の抵抗Ｒ３，Ｒ４で置き換えた構成としている。その他の構成は、図１の同相帰還回路２０と同一である。
【００３４】
抵抗はＰ型ＭＯＳトランジスタと比較して寄生素子が少ないため、図２の同相帰還回路２０Ａによれば、図１の同相帰還回路２０の帰還動作よりもさらに高速化が可能である。また、図１の同相帰還回路２０と同様に、帰還電圧ＦＢを、差動増幅回路部２４内の、バイアス電圧が供給されるトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に返すことによって、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【００３５】
図３は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図３において、図２の同相帰還回路２０Ａの対応する回路要素と基本的に同一の回路要素には同じ参照符号を付し、その重複する説明は省略する。
【００３６】
図３に示した同相帰還回路２０Ｂは、バイアス回路部１２を含む差動増幅回路部２４Ａと、帰還回路２６を含む帰還回路部とから構成される。
【００３７】
図３の同相帰還回路２０Ｂは、図２の同相帰還回路２０Ａにおける、帰還回路部内のＰ型ＭＯＳトランジスタＰ３をＮ型ＭＯＳトランジスタＮ５に置き換えた構成としている。その他の構成は、図２の同相帰還回路２０Ａと同一である。
【００３８】
抵抗はＰ型ＭＯＳトランジスタと比較して寄生素子が少ないため、図３の同相帰還回路２０Ｂによれば、図１の同相帰還回路２０の帰還動作よりもさらに高速化が可能である。また、図１の同相帰還回路２０と同様に、帰還電圧ＦＢを、差動増幅回路部２４内の、バイアス電圧が供給されるトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に返すことによって、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。さらに、Ｐ型ＭＯＳトランジスタＰ３をＮ型ＭＯＳトランジスタＮ５に置き換えたことで、Ｐ型ＭＯＳトランジスタの工程（プロセス）上のばらつき等の影響を受けにくく、帰還動作をより安定的に行うことができる。
【００３９】
図４は、本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【００４０】
図４に示したシングルエンデッド増幅回路３０は、増幅回路部３２と帰還回路部３４とから構成される。本発明の同相帰還回路を応用することによりシングルエンデッド増幅回路３０においても、同相帰還を行うことが可能となる。
【００４１】
図４のシングルエンデッド増幅回路３０において、増幅回路部３２は、定電流源Ｉ１と、Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１と、バイアス抵抗ＲＢＩＡＳとを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＰ型ＭＯＳトランジスタＰ１のソース端子に接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｐ型ＭＯＳトランジスタＰ１のソース端子に入力される。Ｐ型ＭＯＳトランジスタＰ１のドレイン端子は、Ｎ型ＭＯＳトランジスタＮ１のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ１のソース端子は、バイアス抵抗ＲＢＩＡＳを介して接地端子ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１の各ゲート端子には入力電圧Ｖｉｎが入力され、増幅回路部３２は、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１のドレイン端子間の出力端子より帰還回路部３４を経由して後段の回路（図示なし）へ出力する。
【００４２】
帰還回路部３４は、増幅回路部３２からの出力電圧Ｖｏｕｔの出力端子と接続させた抵抗Ｒ３と、この抵抗Ｒ３の他端と接地端子ＧＮＤ間に挿入した容量Ｃ１と、Ｐ型ＭＯＳトランジスタＰ３とを含む。Ｐ型ＭＯＳトランジスタＰ３は、抵抗Ｒ３と容量Ｃ１間に接続させたゲート端子と、電源電圧Ｖｄｄと接続させたソース端子と、増幅回路部３２内のＮ型ＭＯＳトランジスタＮ１のソース端子とバイアス抵抗ＲＢＩＡＳ間に接続させたドレイン端子とを有する。
【００４３】
図４のシングルエンデッド増幅回路３０において、帰還回路部３４には、帰還動作による発振を防止するために容量Ｃ１が付加されており、増幅回路の動作を安定化している。帰還回路３４は、増幅回路部３２からの出力電圧Ｖｏｕｔから帰還電圧ＦＢを生成して、その帰還電圧ＦＢを増幅回路部３２内のＮ型ＭＯＳトランジスタＮ１のソース端子とバイアス抵抗ＲＢＩＡＳ間へ出力するため、定電流源Ｉ１から入力される電流を一定値に調整する。このため、増幅回路部３２内のＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１にそれぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【００４４】
（付記１）
定電流源からの電流に応じたバイアス電圧が入力されるトランジスタ、及び前記トランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記ソース端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする同相帰還回路。
【００４５】
（付記２）
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対のダイオード接続したＰ型ＭＯＳトランジスタを挿入した構成としたことを特徴とする付記１記載の同相帰還回路。
【００４６】
（付記３）
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対の抵抗を挿入した構成としたことを特徴とする付記１記載の同相帰還回路。
【００４７】
（付記４）
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するＰ型ＭＯＳトランジスタを含む構成としたことを特徴とする付記１記載の同相帰還回路。
【００４８】
（付記５）
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するＮ型ＭＯＳトランジスタを含む構成としたことを特徴とする付記３３記載の同相帰還回路。
【００４９】
（付記６）
前記帰還回路は、基準電圧が入力される第１の入力端子と、前記差動増幅回路から出力される前記出力電圧の中心電圧が入力される第２の入力端子とを有する増幅器を含む構成としたことを特徴とする付記１記載の同相帰還回路。
【００５０】
（付記７）
定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、前記第１のトランジスタと接続した第２のトランジスタ、及び前記第２のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第１及び第２のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記増幅回路内の前記第２のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とするシングルエンデッド増幅回路。
【００５１】
（付記８）
前記帰還回路は、前記出力電圧が出力される出力端子に接続させた抵抗と、前記抵抗と接地端子間に挿入した容量とを含む構成としたことを特徴とする付記７記載のシングルエンデッド増幅回路。
【００５２】
（付記９）
前記トランジスタは電界効果型ＭＯＳトランジスタであることを特徴とする付記１記載の同相帰還回路。
【００５３】
（付記１０）
前記第１のトランジスタ及び前記第２のトランジスタは電界効果型ＭＯＳトランジスタであることを特徴とする付記７記載のシングルエンデッド増幅回路。
【００５４】
【発明の効果】
以上説明したように、本発明の同相帰還回路によれば、差動増幅回路内のＰ型ＭＯＳトランジスタ対のばらつき等に影響されずに、高速な同相帰還動作を安定的に行うことができる。差動増幅回路内のＰ型ＭＯＳトランジスタ対を抵抗対に置き換えることで、コストの低減及び処理時間の短縮に寄与することができる。
抵抗に置き換えることが可能となり、高速動作が可能な同相帰還回路を実現できる。また、寄生素子の影響を受けにくい同相帰還回路を実現できる。さらに、本発明の同相帰還回路はシングルエンデッド増幅器の同相帰還にも応用できる。
【００５５】
【図面の簡単な説明】
【図１】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図２】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図３】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図４】本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【図５】従来の同相帰還回路の一例を示す回路図である。
【符号の説明】
１０従来の同相帰還回路
１２バイアス回路部
１４差動増幅回路部
１６帰還回路（ＣＭＦＢ）
２０、２０Ａ、２０Ｂ本発明の同相帰還回路
２４、２４Ａ差動増幅回路部
２６帰還回路（ＣＭＦＢ）
３０シングルエンデッド増幅回路
３２増幅回路部
３４帰還回路部
Ｖｄｄ電源電圧
ＧＮＤ接地端子
Ｉ１定電流源
ＦＢ帰還電圧
Ｖｉｎ入力電圧
Ｖｏｕｔ出力電圧
Ｖｒｅｆ基準電圧
ＲＢＩＡＳバイアス抵抗
Ｐ１，Ｐ２，Ｐ３Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ１，Ｒ２，Ｒ３抵抗
Ｃ１容量

Claims

定電流源からの電流に応じたバイアス電圧が入力されるトランジスタ、及び前記トランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、
前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記ソース端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする同相帰還回路。
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対のダイオード接続したＰ型ＭＯＳトランジスタを挿入した構成としたことを特徴とする請求項１記載の同相帰還回路。
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対の抵抗を挿入した構成としたことを特徴とする請求項１記載の同相帰還回路。
定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、前記第１のトランジスタと接続した第２のトランジスタ、及び前記第２のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第１及び第２のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、
前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記増幅回路内の前記第２のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とするシングルエンデッド増幅回路。
前記帰還回路は、前記出力電圧が出力される出力端子に接続させた抵抗と、前記抵抗と接地端子間に挿入した容量とを含む構成としたことを特徴とする請求項４記載のシングルエンデッド増幅回路。