JPH11177354A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH11177354A JPH11177354A JP9338984A JP33898497A JPH11177354A JP H11177354 A JPH11177354 A JP H11177354A JP 9338984 A JP9338984 A JP 9338984A JP 33898497 A JP33898497 A JP 33898497A JP H11177354 A JPH11177354 A JP H11177354A
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- input
- buffer circuit
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45112—Complementary long tailed pairs having parallel inputs and being supplied in parallel
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 バッファ回路の入力インピーダンスを低減さ
せ、バッファ回路での処理可能な電流値を増加させるこ
とができる演算増幅器を提供する。 【解決手段】 演算増幅器１０は、正負の入力端子ＩＮ
１，ＩＮ２を有し、一対の第１、第２差動増幅回路１
ａ，１ｂで構成した差動増幅段１と、その第１、第２差
動増幅回路１ａ，１ｂの出力に接続した一つの第１、第
２カレントミラー回路２ａ，２ｂで構成したカレントミ
ラー段２と、その第１、第２カレントミラー回路２ａ，
２ｂの共通出力に接続し、エミッタ、コレクタ、ベース
を共通にして、並列接続された２つの第１入力部トラン
ジスタＱ１１，Ｑ２１及び並列接続された２つの第２入
力部トランジスタＱ１２，Ｑ２２を備える。なお、バッ
ファ回路３は、第１入力部トランジスタＱ１１，Ｑ２１
と、第２入力部トランジスタＱ１２，Ｑ２２と、第１、
第２出力部トランジスタトランジスタＱ１３，Ｑ１４と
でダイヤモンド型を構成したバッファ回路３とを備え
る。
せ、バッファ回路での処理可能な電流値を増加させるこ
とができる演算増幅器を提供する。 【解決手段】 演算増幅器１０は、正負の入力端子ＩＮ
１，ＩＮ２を有し、一対の第１、第２差動増幅回路１
ａ，１ｂで構成した差動増幅段１と、その第１、第２差
動増幅回路１ａ，１ｂの出力に接続した一つの第１、第
２カレントミラー回路２ａ，２ｂで構成したカレントミ
ラー段２と、その第１、第２カレントミラー回路２ａ，
２ｂの共通出力に接続し、エミッタ、コレクタ、ベース
を共通にして、並列接続された２つの第１入力部トラン
ジスタＱ１１，Ｑ２１及び並列接続された２つの第２入
力部トランジスタＱ１２，Ｑ２２を備える。なお、バッ
ファ回路３は、第１入力部トランジスタＱ１１，Ｑ２１
と、第２入力部トランジスタＱ１２，Ｑ２２と、第１、
第２出力部トランジスタトランジスタＱ１３，Ｑ１４と
でダイヤモンド型を構成したバッファ回路３とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、演算増幅器に関
し、特に、携帯用通信機などに用いられる演算増幅器に
関する。
し、特に、携帯用通信機などに用いられる演算増幅器に
関する。
【０００２】
【従来の技術】従来の演算増幅器として、本出願人は、
特開平７−４６０５９号で、図３に示すような演算増幅
器を提案している。演算増幅器１００は、差動増幅段１
とカレントミラー段２とバッファ回路３とを備え、差動
増幅器１は、上下に対称配置された第１、第２差動増幅
回路１ａ，１ｂで、カレントミラー段２は、上下に対称
配置された第１、第２カレントミラー回路２ａ，２ｂ
で、それぞれ構成され、カレントミラー回路２ａ，２ｂ
の共通出力に、バッファ回路３を接続して構成される。
特開平７−４６０５９号で、図３に示すような演算増幅
器を提案している。演算増幅器１００は、差動増幅段１
とカレントミラー段２とバッファ回路３とを備え、差動
増幅器１は、上下に対称配置された第１、第２差動増幅
回路１ａ，１ｂで、カレントミラー段２は、上下に対称
配置された第１、第２カレントミラー回路２ａ，２ｂ
で、それぞれ構成され、カレントミラー回路２ａ，２ｂ
の共通出力に、バッファ回路３を接続して構成される。
【０００３】このうち、第１差動増幅回路１ａは、一対
のＮＰＮ型トランジスタＱ１，Ｑ２で、第２差動増幅回
路１ｂは、一対のＰＮＰ型トランジスタＱ３，Ｑ４で、
それぞれ構成される。また、第１カレントミラー回路２
ａは、３つのＰＮＰ型トランジスタＱ５，Ｑ６，Ｑ７
で、第２カレントミラー回路２ｂは、３つのＮＰＮ型ト
ランジスタＱ８，Ｑ９，Ｑ１０で、それぞれ構成され
る。さらに、バッファ回路３は、ダイヤモンド型であ
り、２つのＮＰＮ型トランジスタＱ１１，Ｑ１３と、２
つのＰＮＰ型トランジスタＱ１２，Ｑ１４とで構成さ
れ、ＰＮＰ型トランジスタＱ１５とＮＰＮ型トランジス
タＱ１６からなる電流源を備える。なお、トランジスタ
Ｑ１１，Ｑ１２は第１、第２入力部トランジスタ、トラ
ンジスタＱ１３，Ｑ１４は第１、第２出力部トランジス
タとなる。
のＮＰＮ型トランジスタＱ１，Ｑ２で、第２差動増幅回
路１ｂは、一対のＰＮＰ型トランジスタＱ３，Ｑ４で、
それぞれ構成される。また、第１カレントミラー回路２
ａは、３つのＰＮＰ型トランジスタＱ５，Ｑ６，Ｑ７
で、第２カレントミラー回路２ｂは、３つのＮＰＮ型ト
ランジスタＱ８，Ｑ９，Ｑ１０で、それぞれ構成され
る。さらに、バッファ回路３は、ダイヤモンド型であ
り、２つのＮＰＮ型トランジスタＱ１１，Ｑ１３と、２
つのＰＮＰ型トランジスタＱ１２，Ｑ１４とで構成さ
れ、ＰＮＰ型トランジスタＱ１５とＮＰＮ型トランジス
タＱ１６からなる電流源を備える。なお、トランジスタ
Ｑ１１，Ｑ１２は第１、第２入力部トランジスタ、トラ
ンジスタＱ１３，Ｑ１４は第１、第２出力部トランジス
タとなる。
【０００４】この際、第１、第２差動増幅回路１ａ，１
ｂの一方のトランジスタＱ１，Ｑ３のベースは正相入力
端子ＩＮ１に、他方のトランジスタＱ２，Ｑ４のベース
は逆相入力端子ＩＮ２に、それぞれ接続される。また、
第１差動増幅回路１ａを構成するトランジスタＱ１のコ
レクタは第１差動増幅回路１ａの出力となり、第１カレ
ントミラー回路２ａの入力部に、トランジスタＱ２のコ
レクタは正電源に、それぞれ接続され、トランジスタＱ
１，Ｑ２のエミッタは第１定電流回路４ａに共通して接
続される。さらに、第２差動増幅回路１ｂを構成するト
ランジスタＱ３のコレクタは第２差動増幅回路１ｂの出
力となり、第２カレントミラー回路２ｂの入力部に、ト
ランジスタＱ４のコレクタは負電源に、それぞれ接続さ
れ、トランジスタＱ３，Ｑ４のエミッタは第２定電流回
路４ｂに共通して接続される。また、第１、第２カレン
トミラー回路２ａ，２ｂの出力部となるトランジスタＱ
７，Ｑ１０のコレクタは、位相補償用のコンデンサＣ
１，Ｃ２を介して、正電源＋Ｖｃｃ、負電源−Ｖｃｃ
に、それぞれ接続されるとともに、バッファ回路３の入
力部に共通に接続される。さらに、バッファ回路３は、
トランジスタＱ１１，Ｑ１２の電流源にトランジスタＱ
１５，Ｑ１６を用いる。すなわち、トランジスタＱ１５
は、そのコレクタがバッファ回路３のトランジスタＱ１
１のエミッタとトランジスタＱ１４のベースとの接続点
に接続され、エミッタが負電圧−Ｖｃｃに接続され、ベ
ースが第２カレントミラー回路２ｂのトランジスタＱ
８，Ｑ９の共通ベースに接続される。また、トランジス
タＱ１６は、そのコレクタがバッファ回路３のトランジ
スタＱ１２のエミッタとトランジスタＱ１３のベースと
の接続点に接続され、エミッタが正電圧＋Ｖｃｃに接続
され、ベースが第１カレントミラー回路２ａのトランジ
スタＱ５，Ｑ６の共通ベースに接続される。この結果、
バッファ回路３は、入力信号電圧に応じた電流が流れて
いるカレントミラー段２の動作電流によって制御されて
いる。
ｂの一方のトランジスタＱ１，Ｑ３のベースは正相入力
端子ＩＮ１に、他方のトランジスタＱ２，Ｑ４のベース
は逆相入力端子ＩＮ２に、それぞれ接続される。また、
第１差動増幅回路１ａを構成するトランジスタＱ１のコ
レクタは第１差動増幅回路１ａの出力となり、第１カレ
ントミラー回路２ａの入力部に、トランジスタＱ２のコ
レクタは正電源に、それぞれ接続され、トランジスタＱ
１，Ｑ２のエミッタは第１定電流回路４ａに共通して接
続される。さらに、第２差動増幅回路１ｂを構成するト
ランジスタＱ３のコレクタは第２差動増幅回路１ｂの出
力となり、第２カレントミラー回路２ｂの入力部に、ト
ランジスタＱ４のコレクタは負電源に、それぞれ接続さ
れ、トランジスタＱ３，Ｑ４のエミッタは第２定電流回
路４ｂに共通して接続される。また、第１、第２カレン
トミラー回路２ａ，２ｂの出力部となるトランジスタＱ
７，Ｑ１０のコレクタは、位相補償用のコンデンサＣ
１，Ｃ２を介して、正電源＋Ｖｃｃ、負電源−Ｖｃｃ
に、それぞれ接続されるとともに、バッファ回路３の入
力部に共通に接続される。さらに、バッファ回路３は、
トランジスタＱ１１，Ｑ１２の電流源にトランジスタＱ
１５，Ｑ１６を用いる。すなわち、トランジスタＱ１５
は、そのコレクタがバッファ回路３のトランジスタＱ１
１のエミッタとトランジスタＱ１４のベースとの接続点
に接続され、エミッタが負電圧−Ｖｃｃに接続され、ベ
ースが第２カレントミラー回路２ｂのトランジスタＱ
８，Ｑ９の共通ベースに接続される。また、トランジス
タＱ１６は、そのコレクタがバッファ回路３のトランジ
スタＱ１２のエミッタとトランジスタＱ１３のベースと
の接続点に接続され、エミッタが正電圧＋Ｖｃｃに接続
され、ベースが第１カレントミラー回路２ａのトランジ
スタＱ５，Ｑ６の共通ベースに接続される。この結果、
バッファ回路３は、入力信号電圧に応じた電流が流れて
いるカレントミラー段２の動作電流によって制御されて
いる。
【０００５】そして、上記構成の演算増幅器１００で
は、高速・広帯域化を実現するために、電圧を電流に変
換する差動増幅段１の相互コンダクタンスを大きくする
必要があるが、差動増幅段１の相互コンダクタンスを大
きくするには、差動増幅段１に流れる電流を大きくする
必要がある。
は、高速・広帯域化を実現するために、電圧を電流に変
換する差動増幅段１の相互コンダクタンスを大きくする
必要があるが、差動増幅段１の相互コンダクタンスを大
きくするには、差動増幅段１に流れる電流を大きくする
必要がある。
【０００６】
【発明が解決しようとする課題】ところが、上記の従来
の演算増幅器においては、差動増幅段に流れる電流を大
きくするにともない、カレントミラー段を構成する第１
のカレントミラー回路の電流の増加方向への変化量、及
び第２カレントミラー回路の電流の減少方向への変化量
は大きくなる。その結果、第１のカレントミラー回路か
ら電流の増加方向への変化量がバッファ回路で処理でき
なくなり、そのバッファ回路で処理できなくなった電流
が、電流の減少方向にある第２カレントミラー回路に流
入しようとするため、第２カレントミラー回路が飽和
し、第２カレントミラー回路が正常に動作しなくなると
いう問題が生じる。
の演算増幅器においては、差動増幅段に流れる電流を大
きくするにともない、カレントミラー段を構成する第１
のカレントミラー回路の電流の増加方向への変化量、及
び第２カレントミラー回路の電流の減少方向への変化量
は大きくなる。その結果、第１のカレントミラー回路か
ら電流の増加方向への変化量がバッファ回路で処理でき
なくなり、そのバッファ回路で処理できなくなった電流
が、電流の減少方向にある第２カレントミラー回路に流
入しようとするため、第２カレントミラー回路が飽和
し、第２カレントミラー回路が正常に動作しなくなると
いう問題が生じる。
【０００７】本発明は、このような問題点を解決するた
めになされたものであり、バッファ回路の入力インピー
ダンスを低減させ、バッファ回路での処理可能な電流値
を増加させることができる演算増幅器を提供することを
目的とする。
めになされたものであり、バッファ回路の入力インピー
ダンスを低減させ、バッファ回路での処理可能な電流値
を増加させることができる演算増幅器を提供することを
目的とする。
【０００８】
【課題を解決するための手段】上述する問題点を解決す
るため本発明の演算増幅器は、正負の入力端子を有する
とともに、一対の差動増幅回路で構成される差動増幅段
と、該差動増幅段の出力に接続されるとともに、一対の
カレントミラー回路で構成されたカレントミラー段と、
電流源を有するとともに、前記カレントミラー段の共通
出力に接続されるバッファ回路とを備える演算増幅器に
おいて、前記バッファ回路が、並列接続された複数の第
１入力部トランジスタと、並列接続された複数の第２入
力部トランジスタとを備えていることを特徴とする。
るため本発明の演算増幅器は、正負の入力端子を有する
とともに、一対の差動増幅回路で構成される差動増幅段
と、該差動増幅段の出力に接続されるとともに、一対の
カレントミラー回路で構成されたカレントミラー段と、
電流源を有するとともに、前記カレントミラー段の共通
出力に接続されるバッファ回路とを備える演算増幅器に
おいて、前記バッファ回路が、並列接続された複数の第
１入力部トランジスタと、並列接続された複数の第２入
力部トランジスタとを備えていることを特徴とする。
【０００９】また、前記バッファ回路が、第１及び第２
出力部トランジスタを備え、前記複数の第１入力部トラ
ンジスタの少なくとも１つと、前記複数の第２入力部ト
ランジスタの少なくとも１つと、第１及び第２出力部ト
ランジスタとでダイヤモンド型を構成することを特徴と
する。
出力部トランジスタを備え、前記複数の第１入力部トラ
ンジスタの少なくとも１つと、前記複数の第２入力部ト
ランジスタの少なくとも１つと、第１及び第２出力部ト
ランジスタとでダイヤモンド型を構成することを特徴と
する。
【００１０】また、前記複数の第１入力部トランジスタ
の残りの第１入力部トランジスタと、前記複数の第２入
力部トランジスタの残りの第２入力部トランジスタと
が、出力に対して共通接続されていることを特徴とす
る。
の残りの第１入力部トランジスタと、前記複数の第２入
力部トランジスタの残りの第２入力部トランジスタと
が、出力に対して共通接続されていることを特徴とす
る。
【００１１】本発明の演算増幅器によれば、バッファ回
路が、並列接続された複数の第１入力部トランジスタ
と、並列接続された複数の第２入力部トランジスタとを
備えているため、複数の第１入力部トランジスタのイン
ピーダンス及び複数の第２入力部トランジスタのインピ
ーダンスが並列接続されることとなり、バッファ回路の
入力インピーダンスが減少する。
路が、並列接続された複数の第１入力部トランジスタ
と、並列接続された複数の第２入力部トランジスタとを
備えているため、複数の第１入力部トランジスタのイン
ピーダンス及び複数の第２入力部トランジスタのインピ
ーダンスが並列接続されることとなり、バッファ回路の
入力インピーダンスが減少する。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。なお、従来例と同一もしくは同等の部
分には同一番号を付し、詳細な説明は省略する。
施例を説明する。なお、従来例と同一もしくは同等の部
分には同一番号を付し、詳細な説明は省略する。
【００１３】図１に、本発明の演算増幅器に係る第１の
実施例の回路図を示す。演算増幅器１０を構成するバッ
ファ回路３がエミッタ、コレクタ、ベースを共通にし
て、並列接続された２つの第１入力部トランジスタＱ１
１，Ｑ２１及び並列接続された２つの第２入力部トラン
ジスタＱ１２，Ｑ２２を備える。なお、バッファ回路３
は、第１入力部トランジスタＱ１１，Ｑ２１と、第２入
力部トランジスタＱ１２，Ｑ２２と、第１、第２出力部
トランジスタＱ１３，Ｑ１４とでダイヤモンド型を構成
する。
実施例の回路図を示す。演算増幅器１０を構成するバッ
ファ回路３がエミッタ、コレクタ、ベースを共通にし
て、並列接続された２つの第１入力部トランジスタＱ１
１，Ｑ２１及び並列接続された２つの第２入力部トラン
ジスタＱ１２，Ｑ２２を備える。なお、バッファ回路３
は、第１入力部トランジスタＱ１１，Ｑ２１と、第２入
力部トランジスタＱ１２，Ｑ２２と、第１、第２出力部
トランジスタＱ１３，Ｑ１４とでダイヤモンド型を構成
する。
【００１４】このように構成した第１の実施例の演算増
幅器１０は、バッファ回路３が、並列接続された第１入
力部トランジスタＱ１１，Ｑ２１と、第２入力部トラン
ジスタＱ１２，Ｑ２２とを備えているため、カレントミ
ラー段からバッファ回路に流れる電流を並列接続された
第１入力部トランジスタＱ１１，Ｑ２１及び第２入力部
トランジスタＱ１２，Ｑ２２に分けることができ、その
結果、バッファ回路３で処理できる電流量を増加させる
ことができる。したがって、電圧を電流に変換する差動
増幅段１の相互コンダクタンスを大きくできるため、高
速・広帯域化を実現することが可能となる。すなわち、
バッファ回路３において、大幅な消費電流の増加を伴わ
ずに高速・広帯域の動作が安定して得られる。
幅器１０は、バッファ回路３が、並列接続された第１入
力部トランジスタＱ１１，Ｑ２１と、第２入力部トラン
ジスタＱ１２，Ｑ２２とを備えているため、カレントミ
ラー段からバッファ回路に流れる電流を並列接続された
第１入力部トランジスタＱ１１，Ｑ２１及び第２入力部
トランジスタＱ１２，Ｑ２２に分けることができ、その
結果、バッファ回路３で処理できる電流量を増加させる
ことができる。したがって、電圧を電流に変換する差動
増幅段１の相互コンダクタンスを大きくできるため、高
速・広帯域化を実現することが可能となる。すなわち、
バッファ回路３において、大幅な消費電流の増加を伴わ
ずに高速・広帯域の動作が安定して得られる。
【００１５】また、第１入力部トランジスタＱ１１，Ｑ
２１のインピーダンス及び第２入力部トランジスタＱ１
２，Ｑ２２のインピーダンスが並列接続されることとな
り、バッファ回路の入力インピーダンス（Ｒ）が減少す
る。したがって、利得が落ちはじめる第１ポール周波数
（＝１／ＲＣ：位相の遅れ４５°）が高周波側にシフト
するため、広帯域の動作を実現することができる。
２１のインピーダンス及び第２入力部トランジスタＱ１
２，Ｑ２２のインピーダンスが並列接続されることとな
り、バッファ回路の入力インピーダンス（Ｒ）が減少す
る。したがって、利得が落ちはじめる第１ポール周波数
（＝１／ＲＣ：位相の遅れ４５°）が高周波側にシフト
するため、広帯域の動作を実現することができる。
【００１６】さらに、第１入力部トランジスタＱ１１，
Ｑ２１の合成ベース抵抗、及び第２入力部トランジスタ
Ｑ１２，Ｑ２２の合成ベース抵抗が低減するため、第１
及び第２入力部トランジスタＱ１１，Ｑ２１，Ｑ１２，
Ｑ２２のカットオフ周波数ｆｃ（＝ｋ１／（２π・ｒb
・（ＣJ＋Ｃ´））、ｒb：合成ベース抵抗、ＣJ：接合
容量、Ｃ´：寄生容量や位相補償容量、ｋ１：比例定
数）が高周波側にシフトする。したがって、広帯域の動
作を実現することができる。同様に、合成ベース抵抗ｒ
bに逆比例する位相の遅れが−１８０°となる演算増幅
器１０の第２ポール周波数が増加するため、位相余裕が
向上する。加えて、スルーレート（＝ｋ２／（ｒb・
（ＣJ＋Ｃ´））、ｋ２：比例定数）も向上する。
Ｑ２１の合成ベース抵抗、及び第２入力部トランジスタ
Ｑ１２，Ｑ２２の合成ベース抵抗が低減するため、第１
及び第２入力部トランジスタＱ１１，Ｑ２１，Ｑ１２，
Ｑ２２のカットオフ周波数ｆｃ（＝ｋ１／（２π・ｒb
・（ＣJ＋Ｃ´））、ｒb：合成ベース抵抗、ＣJ：接合
容量、Ｃ´：寄生容量や位相補償容量、ｋ１：比例定
数）が高周波側にシフトする。したがって、広帯域の動
作を実現することができる。同様に、合成ベース抵抗ｒ
bに逆比例する位相の遅れが−１８０°となる演算増幅
器１０の第２ポール周波数が増加するため、位相余裕が
向上する。加えて、スルーレート（＝ｋ２／（ｒb・
（ＣJ＋Ｃ´））、ｋ２：比例定数）も向上する。
【００１７】また、第１入力部トランジスタＱ１１，Ｑ
２１と、第２入力部トランジスタＱ１２，Ｑ２２と、第
１、第２出力部トランジスタトランジスタＱ１３，Ｑ１
４とでダイヤモンド型を構成しているため、バッファ回
路３内の第１、第２入力部トランジスタＱ１１，Ｑ２
１，Ｑ１２，Ｑ２２及び第１、第２出力部トランジスタ
トランジスタＱ１３，Ｑ１４がすべてエミッタホロワ
（コレクタ接地）として動作する。したがって、高周波
特性が良くなるとともに、歪が改善され、広帯域で安定
した動作を得ることができる。
２１と、第２入力部トランジスタＱ１２，Ｑ２２と、第
１、第２出力部トランジスタトランジスタＱ１３，Ｑ１
４とでダイヤモンド型を構成しているため、バッファ回
路３内の第１、第２入力部トランジスタＱ１１，Ｑ２
１，Ｑ１２，Ｑ２２及び第１、第２出力部トランジスタ
トランジスタＱ１３，Ｑ１４がすべてエミッタホロワ
（コレクタ接地）として動作する。したがって、高周波
特性が良くなるとともに、歪が改善され、広帯域で安定
した動作を得ることができる。
【００１８】図２に、本発明の演算増幅器に係る第２の
実施例の回路図を示す。演算増幅器２０を構成するバッ
ファ回路３がエミッタ、ベースを共通にして、並列接続
された２つの第１入力部トランジスタＱ１１，Ｑ２１及
び並列接続された２つの第２入力部トランジスタＱ１
２，Ｑ２２を備える。なお、バッファ回路３は、第１入
力部トランジスタＱ１１，Ｑ２１のうちの第１入力部ト
ランジスタＱ１１と、第２入力部トランジスタＱ１２，
Ｑ２２のうちの第２入力部トランジスタＱ１２と、第
１、第２出力部トランジスタトランジスタＱ１３，Ｑ１
４とでダイヤモンド型を構成し、第１入力部トランジス
タＱ１１，Ｑ２１のうちの残りの第１入力部トランジス
タＱ２１のコレクタと、第２入力部トランジスタＱ１
２，Ｑ２２のうちの残りの第２入力部トランジスタＱ２
２のコレクタとが、出力に共通接続されている。
実施例の回路図を示す。演算増幅器２０を構成するバッ
ファ回路３がエミッタ、ベースを共通にして、並列接続
された２つの第１入力部トランジスタＱ１１，Ｑ２１及
び並列接続された２つの第２入力部トランジスタＱ１
２，Ｑ２２を備える。なお、バッファ回路３は、第１入
力部トランジスタＱ１１，Ｑ２１のうちの第１入力部ト
ランジスタＱ１１と、第２入力部トランジスタＱ１２，
Ｑ２２のうちの第２入力部トランジスタＱ１２と、第
１、第２出力部トランジスタトランジスタＱ１３，Ｑ１
４とでダイヤモンド型を構成し、第１入力部トランジス
タＱ１１，Ｑ２１のうちの残りの第１入力部トランジス
タＱ２１のコレクタと、第２入力部トランジスタＱ１
２，Ｑ２２のうちの残りの第２入力部トランジスタＱ２
２のコレクタとが、出力に共通接続されている。
【００１９】このように構成した第２の実施例の演算増
幅器２０は、並列接続された２つの第１入力部トランジ
スタＱ１１，Ｑ２１のうちの第１入力部トランジスタＱ
２１のコレクタと、並列接続された２つの第２入力部ト
ランジスタＱ１２，Ｑ２２のうちの第２入力部トランジ
スタＱ２２のコレクタとが、出力に共通接続されている
ため、出力に共通接続された第１入力部トランジスタＱ
２１と第２入力部トランジスタＱ２２とのコレクタ−エ
ミッタ間の電圧が低減される。したがって、バッファ回
路３での消費電流が小さくなり、その分差動増幅段１に
電流を流して、差動増幅段１の相互コンダクタンス大き
くすることができるため、演算増幅器２０のスルーレー
トがさらに向上する。
幅器２０は、並列接続された２つの第１入力部トランジ
スタＱ１１，Ｑ２１のうちの第１入力部トランジスタＱ
２１のコレクタと、並列接続された２つの第２入力部ト
ランジスタＱ１２，Ｑ２２のうちの第２入力部トランジ
スタＱ２２のコレクタとが、出力に共通接続されている
ため、出力に共通接続された第１入力部トランジスタＱ
２１と第２入力部トランジスタＱ２２とのコレクタ−エ
ミッタ間の電圧が低減される。したがって、バッファ回
路３での消費電流が小さくなり、その分差動増幅段１に
電流を流して、差動増幅段１の相互コンダクタンス大き
くすることができるため、演算増幅器２０のスルーレー
トがさらに向上する。
【００２０】実際に、実施例１の演算増幅器１０（図
１）、実施例２の演算増幅器２０（図２）、及び従来例
の演算増幅器１００（図３）のスルーレート、位相余裕
を求めた結果を表１に示す。
１）、実施例２の演算増幅器２０（図２）、及び従来例
の演算増幅器１００（図３）のスルーレート、位相余裕
を求めた結果を表１に示す。
【００２１】
【表１】
【００２２】この結果からも、実施例１の演算増幅器１
０において、位相余裕が増加し、スルーレートが向上す
ること、実施例２の演算増幅器２０において、スルーレ
ートがさらに向上することが理解される。
０において、位相余裕が増加し、スルーレートが向上す
ること、実施例２の演算増幅器２０において、スルーレ
ートがさらに向上することが理解される。
【００２３】なお、第１及び第２の実施例の演算増幅器
では、第１及び第２入力部トランジスタが２つ並列接続
される場合について説明したが、第１及び第２入力部ト
ランジスタは並列接続されていればよく、その数を増や
すにしたがって、バッファ回路の入力インピーダンスが
減少するため、効果がより顕著に現れる。
では、第１及び第２入力部トランジスタが２つ並列接続
される場合について説明したが、第１及び第２入力部ト
ランジスタは並列接続されていればよく、その数を増や
すにしたがって、バッファ回路の入力インピーダンスが
減少するため、効果がより顕著に現れる。
【００２４】
【発明の効果】請求項１の演算増幅器によれば、バッフ
ァ回路が、並列接続された複数の第１入力部トランジス
タと、並列接続された複数の第２入力部トランジスタと
を備えているため、カレントミラー段からバッファ回路
に流れる電流を並列接続された複数の第１入力部トラン
ジスタ及び複数の第２の入力部トランジスタに分けるこ
とができ、その結果、バッファ回路で処理できる電流量
を増加させることができる。したがって、電圧を電流に
変換する差動増幅段の相互コンダクタンスを大きくでき
るため、高速・広帯域化を実現することが可能となる。
すなわち、バッファ回路において、大幅な消費電流の増
加を伴わずに高速・広帯域の動作が安定して得られる。
ァ回路が、並列接続された複数の第１入力部トランジス
タと、並列接続された複数の第２入力部トランジスタと
を備えているため、カレントミラー段からバッファ回路
に流れる電流を並列接続された複数の第１入力部トラン
ジスタ及び複数の第２の入力部トランジスタに分けるこ
とができ、その結果、バッファ回路で処理できる電流量
を増加させることができる。したがって、電圧を電流に
変換する差動増幅段の相互コンダクタンスを大きくでき
るため、高速・広帯域化を実現することが可能となる。
すなわち、バッファ回路において、大幅な消費電流の増
加を伴わずに高速・広帯域の動作が安定して得られる。
【００２５】また、複数の第１入力部トランジスタのイ
ンピーダンス、及び複数の第２入力部トランジスタのイ
ンピーダンスが、それぞれ並列接続されることとなり、
バッファ回路の入力インピーダンスが減少する。したが
って、利得が落ちはじめる第１ポール周波数（位相の遅
れ４５°）が高周波側にシフトするため、広帯域の動作
を実現することができる。
ンピーダンス、及び複数の第２入力部トランジスタのイ
ンピーダンスが、それぞれ並列接続されることとなり、
バッファ回路の入力インピーダンスが減少する。したが
って、利得が落ちはじめる第１ポール周波数（位相の遅
れ４５°）が高周波側にシフトするため、広帯域の動作
を実現することができる。
【００２６】さらに、複数の第１入力部トランジスタ、
及び複数の第２入力部トランジスタが並列接続されてい
るため、それぞれの合成ベース抵抗が低減する。したが
って、複数の第１入力部トランジスタ、及び複数の第２
入力部トランジスタのカットオフ周波数が高周波側にシ
フトするため、演算増幅器の広帯域の動作を実現するこ
とができる。同様に、合成ベース抵抗に逆比例する演算
増幅器の位相余裕及びスルーレートも向上させることが
できる。
及び複数の第２入力部トランジスタが並列接続されてい
るため、それぞれの合成ベース抵抗が低減する。したが
って、複数の第１入力部トランジスタ、及び複数の第２
入力部トランジスタのカットオフ周波数が高周波側にシ
フトするため、演算増幅器の広帯域の動作を実現するこ
とができる。同様に、合成ベース抵抗に逆比例する演算
増幅器の位相余裕及びスルーレートも向上させることが
できる。
【００２７】請求項２の演算増幅器によれば、バッファ
回路が、複数の第１入力部トランジスタの少なくとも１
つと、複数の第２入力部トランジスタの少なくとも１つ
と、第１、第２出力部トランジスタとでダイヤモンド型
を構成しているため、バッファ回路３内の第１、第２入
力部トランジスタ及び第１、第２出力部トランジスタト
ランジスタがすべてエミッタホロワ（コレクタ接地）と
して動作する。したがって、高周波特性が良くなるとと
もに、歪が改善され、広帯域で安定した動作を得ること
ができる。
回路が、複数の第１入力部トランジスタの少なくとも１
つと、複数の第２入力部トランジスタの少なくとも１つ
と、第１、第２出力部トランジスタとでダイヤモンド型
を構成しているため、バッファ回路３内の第１、第２入
力部トランジスタ及び第１、第２出力部トランジスタト
ランジスタがすべてエミッタホロワ（コレクタ接地）と
して動作する。したがって、高周波特性が良くなるとと
もに、歪が改善され、広帯域で安定した動作を得ること
ができる。
【００２８】請求項３の演算増幅器によれば、並列接続
された複数の第１入力部トランジスタのうちの残りの第
１入力部トランジスタと、並列接続された複数の第２入
力部トランジスタのうちの残りの第２入力部トランジス
タとが、出力に対して共通接続されているため、出力に
共通接続された残りの第１入力部トランジスタと残りの
第２入力部トランジスタとのコレクタ−エミッタ間の電
圧が低減される。したがって、バッファ回路での消費電
流が小さくなり、その分差動増幅段に電流を流して、差
動増幅段の相互コンダクタンス大きくすることができる
ため、演算増幅器のスルーレートがさらに向上する。
された複数の第１入力部トランジスタのうちの残りの第
１入力部トランジスタと、並列接続された複数の第２入
力部トランジスタのうちの残りの第２入力部トランジス
タとが、出力に対して共通接続されているため、出力に
共通接続された残りの第１入力部トランジスタと残りの
第２入力部トランジスタとのコレクタ−エミッタ間の電
圧が低減される。したがって、バッファ回路での消費電
流が小さくなり、その分差動増幅段に電流を流して、差
動増幅段の相互コンダクタンス大きくすることができる
ため、演算増幅器のスルーレートがさらに向上する。
【図１】本発明の演算増幅器に係る第１の実施例の回路
図である。
図である。
【図２】本発明の演算増幅器に係る第２の実施例の回路
図である。
図である。
【図３】従来の演算増幅器を示す回路図である。
【符号の説明】 １０，２０ 演算増幅器 １ 差動増幅段 １ａ，１ｂ 差動増幅回路 ２ カレントミラー段 ２ａ，２ｂ カレントミラー回路 ３ バッファ回路 Ｑ１１，Ｑ２１ 第１入力部トランジスタ Ｑ１２，Ｑ２２ 第２入力部トランジスタ Ｑ１３，Ｑ１４ 第１、第２出力部トランジスタ
Claims (3)
- 【請求項１】 正負の入力端子を有するとともに、一対
の差動増幅回路で構成される差動増幅段と、該差動増幅
段の出力に接続されるとともに、一対のカレントミラー
回路で構成されたカレントミラー段と、電流源を有する
とともに、前記カレントミラー段の共通出力に接続され
るバッファ回路とを備える演算増幅器において、前記バ
ッファ回路が、並列接続された複数の第１入力部トラン
ジスタと、並列接続された複数の第２入力部トランジス
タとを備えていることを特徴とする演算増幅器。 - 【請求項２】 前記バッファ回路が、第１及び第２出力
部トランジスタを備え、前記複数の第１入力部トランジ
スタの少なくとも１つと、前記複数の第２入力部トラン
ジスタの少なくとも１つと、第１及び第２出力部トラン
ジスタとでダイヤモンド型を構成することを特徴とする
請求項１に記載の演算増幅器。 - 【請求項３】 前記複数の第１入力部トランジスタの残
りの第１入力部トランジスタと、前記複数の第２入力部
トランジスタの残りの第２入力部トランジスタとが、出
力に対して共通接続されていることを特徴とする請求項
２に記載の演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33898497A JP3399329B2 (ja) | 1997-12-09 | 1997-12-09 | 演算増幅器 |
| US09/206,613 US6268769B1 (en) | 1997-12-09 | 1998-12-07 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33898497A JP3399329B2 (ja) | 1997-12-09 | 1997-12-09 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177354A true JPH11177354A (ja) | 1999-07-02 |
| JP3399329B2 JP3399329B2 (ja) | 2003-04-21 |
Family
ID=18323186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33898497A Expired - Lifetime JP3399329B2 (ja) | 1997-12-09 | 1997-12-09 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6268769B1 (ja) |
| JP (1) | JP3399329B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657496B2 (en) * | 2001-11-19 | 2003-12-02 | Legerity, Inc. | Amplifier circuit with regenerative biasing |
| JP3888350B2 (ja) * | 2003-12-10 | 2007-02-28 | セイコーエプソン株式会社 | 演算増幅器及びこれを用いた駆動回路 |
| JP2007074430A (ja) * | 2005-09-07 | 2007-03-22 | Flying Mole Corp | 演算増幅器 |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| JP5522818B2 (ja) * | 2007-12-18 | 2014-06-18 | フリースケール セミコンダクター インコーポレイテッド | 増幅回路 |
| US8541787B2 (en) * | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| RU2668985C1 (ru) * | 2017-11-09 | 2018-10-05 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Быстродействующий буферный усилитель |
| RU2676014C1 (ru) * | 2018-03-14 | 2018-12-25 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Быстродействующий операционный усилитель |
| RU2683160C1 (ru) * | 2018-06-26 | 2019-03-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Быстродействующий операционный усилитель с повышенной скоростью нарастания выходного напряжения |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972158A (en) * | 1989-10-31 | 1990-11-20 | International Business Machines Corporation | Transistor amplifier with variable bias circuits |
| US5515005A (en) | 1993-07-27 | 1996-05-07 | Murata Manufacturing Co., Ltd. | Operational amplifier |
-
1997
- 1997-12-09 JP JP33898497A patent/JP3399329B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-07 US US09/206,613 patent/US6268769B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6268769B1 (en) | 2001-07-31 |
| JP3399329B2 (ja) | 2003-04-21 |
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