JP3214174B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JP3214174B2 JP3214174B2 JP19486893A JP19486893A JP3214174B2 JP 3214174 B2 JP3214174 B2 JP 3214174B2 JP 19486893 A JP19486893 A JP 19486893A JP 19486893 A JP19486893 A JP 19486893A JP 3214174 B2 JP3214174 B2 JP 3214174B2
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- Japan
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- buffer circuit
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Description
【０００１】
【産業上の利用分野】本発明は、主に携帯用通信機等に
用いられる演算増幅器に関するものである。
用いられる演算増幅器に関するものである。
【０００２】
【従来の技術】従来の演算増幅器１０は、図５に示すよ
うに、差動増幅段１とカレントミラー段２を備え、差動
増幅段１は、上下に対称配置された第一、第二差動増幅
回路１ａ、１ｂで、カレントミラー段２は、上下に対称
配置された第一、第二カレントミラー回路２ａ、２ｂで
それぞれ構成されており、カレントミラー回路２ａ、２
ｂの共通出力に、バッファ回路３を接続して構成されて
いる。
うに、差動増幅段１とカレントミラー段２を備え、差動
増幅段１は、上下に対称配置された第一、第二差動増幅
回路１ａ、１ｂで、カレントミラー段２は、上下に対称
配置された第一、第二カレントミラー回路２ａ、２ｂで
それぞれ構成されており、カレントミラー回路２ａ、２
ｂの共通出力に、バッファ回路３を接続して構成されて
いる。
【０００３】すなわち、第一差動増幅回路１ａは、一対
のＮＰＮ型のトランジスターＱ１、Ｑ２で、第二差動増
幅回路１ｂは、一対のＰＮＰ型のトランジスターＱ４、
Ｑ５でそれぞれ構成されている。
のＮＰＮ型のトランジスターＱ１、Ｑ２で、第二差動増
幅回路１ｂは、一対のＰＮＰ型のトランジスターＱ４、
Ｑ５でそれぞれ構成されている。
【０００４】一方、第一カレントミラー回路２ａは、Ｐ
ＮＰ型の３つのトランジスタＱ７、Ｑ８、Ｑ９からな
り、また、第二カレントミラー回路２ｂは、ＮＰＮ型の
３つのトランジスタＱ１０、Ｑ１１、Ｑ１２でそれぞれ
構成されている。
ＮＰ型の３つのトランジスタＱ７、Ｑ８、Ｑ９からな
り、また、第二カレントミラー回路２ｂは、ＮＰＮ型の
３つのトランジスタＱ１０、Ｑ１１、Ｑ１２でそれぞれ
構成されている。
【０００５】そして、上記の第一、第二差動増幅回路１
ａ、１ｂの一方のトランジスタＱ１、Ｑ４のベースは、
正相入力端子ＩＮ1 に、他方のトランジスタＱ２、Ｑ５
のベースは、逆相入力端子ＩＮ2 にそれぞれ共通に接続
されている。
ａ、１ｂの一方のトランジスタＱ１、Ｑ４のベースは、
正相入力端子ＩＮ1 に、他方のトランジスタＱ２、Ｑ５
のベースは、逆相入力端子ＩＮ2 にそれぞれ共通に接続
されている。
【０００６】また、第一差動増幅回路１ａを構成するト
ランジスタＱ１のコレクタは、第一差動増幅回路１ａの
出力となり、第一カレントミラー回路２ａの入力部に接
続され、トランジスタＱ２のコレクタは正電源に接続さ
れ、トランジスタＱ１、Ｑ２のエミッタは第一定電流回
路４ａに共通して接続されている。また、第二差動増幅
回路１ｂを構成するトランジスタＱ４のコレクタは、第
二差動増幅回路１ｂの出力となり、第二カレントミラー
回路２ｂの入力部に接続され、トランジスタＱ５のコレ
クタは負電源に接続され、トランジスタＱ４、Ｑ５のエ
ミッタは第二定電流回路４ｂに共通して接続されてい
る。なお、第一、第二定電流回路４ａ、４ｂは、たとえ
ば接合型のＦＥＴからなるものである。
ランジスタＱ１のコレクタは、第一差動増幅回路１ａの
出力となり、第一カレントミラー回路２ａの入力部に接
続され、トランジスタＱ２のコレクタは正電源に接続さ
れ、トランジスタＱ１、Ｑ２のエミッタは第一定電流回
路４ａに共通して接続されている。また、第二差動増幅
回路１ｂを構成するトランジスタＱ４のコレクタは、第
二差動増幅回路１ｂの出力となり、第二カレントミラー
回路２ｂの入力部に接続され、トランジスタＱ５のコレ
クタは負電源に接続され、トランジスタＱ４、Ｑ５のエ
ミッタは第二定電流回路４ｂに共通して接続されてい
る。なお、第一、第二定電流回路４ａ、４ｂは、たとえ
ば接合型のＦＥＴからなるものである。
【０００７】そして、第一、第二カレントミラー回路２
ａ、２ｂの出力部となるトランジスタＱ９、Ｑ１２のコ
レクタは、バッファ回路３入力部に共通に接続されると
ともに、正負電源にかけて位相補償用のコンデンサＣ
１、Ｃ２が接続されている。また、バッファ回路３は、
例えば、エミッタフォロワー等で構成され、その内部に
存在する入力インピーダンスが、第一、第二カレントミ
ラー回路２ａ、２ｂに対する負荷インピーダンスＺ0 と
して作用する。
ａ、２ｂの出力部となるトランジスタＱ９、Ｑ１２のコ
レクタは、バッファ回路３入力部に共通に接続されると
ともに、正負電源にかけて位相補償用のコンデンサＣ
１、Ｃ２が接続されている。また、バッファ回路３は、
例えば、エミッタフォロワー等で構成され、その内部に
存在する入力インピーダンスが、第一、第二カレントミ
ラー回路２ａ、２ｂに対する負荷インピーダンスＺ0 と
して作用する。
【０００８】演算増幅器１０は、第一、第二カレントミ
ラー回路２ａ、２ｂの動作電流が、第一、第二差動増幅
回路１ａ、１ｂのトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５
のコレクタ電流で一義的に決定されるため、入力信号電
圧に応じた電流が負荷インピーダンスＺ0 に流れ、電源
電圧の変動や温度変化の影響を受けにくく、安定した出
力特性が得られるとともに、比較的低電流で動作すると
いう利点を有するものである。しかし、さらなる低消費
電流化という市場ニーズに対応するためには、より低い
電流で動作する必要があった。
ラー回路２ａ、２ｂの動作電流が、第一、第二差動増幅
回路１ａ、１ｂのトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５
のコレクタ電流で一義的に決定されるため、入力信号電
圧に応じた電流が負荷インピーダンスＺ0 に流れ、電源
電圧の変動や温度変化の影響を受けにくく、安定した出
力特性が得られるとともに、比較的低電流で動作すると
いう利点を有するものである。しかし、さらなる低消費
電流化という市場ニーズに対応するためには、より低い
電流で動作する必要があった。
【０００９】そのため、低消費電流で動作する演算増幅
器２０として、図６に示すように、トランジスタＱ２
１、Ｑ２２、Ｑ２５、Ｑ２６からなるダイヤモンド型の
バッファ回路１３を用い、トランジスターＱ２１、Ｑ２
２の電流源に定電流回路５ａ、５ｂを用いたものを開発
中であった。
器２０として、図６に示すように、トランジスタＱ２
１、Ｑ２２、Ｑ２５、Ｑ２６からなるダイヤモンド型の
バッファ回路１３を用い、トランジスターＱ２１、Ｑ２
２の電流源に定電流回路５ａ、５ｂを用いたものを開発
中であった。
【００１０】
【発明が解決しようとする課題】ところが、最近の携帯
用通信機等において、さらなる低消費電流化を行う必要
があり、微小電流で動作する演算増幅器が求められてい
る。しかしながら、上記従来例の演算増幅器２０におい
ては、微小電流で動作させると、入力波形に対する出力
波形の応答性が低くなるという欠点があった。特に、波
形の立ち下がり部では、立ち下がり時間が長くなり高速
追従性が悪く波形歪が生じ、また、立ち下がり後も微小
な振動が残り回路の安定性を低下させていた。
用通信機等において、さらなる低消費電流化を行う必要
があり、微小電流で動作する演算増幅器が求められてい
る。しかしながら、上記従来例の演算増幅器２０におい
ては、微小電流で動作させると、入力波形に対する出力
波形の応答性が低くなるという欠点があった。特に、波
形の立ち下がり部では、立ち下がり時間が長くなり高速
追従性が悪く波形歪が生じ、また、立ち下がり後も微小
な振動が残り回路の安定性を低下させていた。
【００１１】本発明の目的は、低消費電流で回路の安定
性が高く高速な応答性を有する演算増幅器を提供するこ
とにある。
性が高く高速な応答性を有する演算増幅器を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、一対のカレントミラー段と、
該カレントミラー段の共通出力に接続されるダイヤモン
ド型のバッファ回路とを備えた演算増幅器において、前
記バッファ回路の入力段トランジスタのベースとエミッ
タ間に、コンデンサを接続したことを特徴とするもので
ある。
めに、本発明においては、一対のカレントミラー段と、
該カレントミラー段の共通出力に接続されるダイヤモン
ド型のバッファ回路とを備えた演算増幅器において、前
記バッファ回路の入力段トランジスタのベースとエミッ
タ間に、コンデンサを接続したことを特徴とするもので
ある。
【００１３】また、一対のカレントミラー段と、該カレ
ントミラー段の共通出力に接続されるダイヤモンド型の
バッファ回路とを備えた演算増幅器において、前記バッ
ファ回路の入力段トランジスタのベースとエミッタ間
に、コンデンサを接続するとともに、前記バッファ回路
の電流源を、前記カレントミラー段の動作電流で制御し
たことを特徴とするものである。
ントミラー段の共通出力に接続されるダイヤモンド型の
バッファ回路とを備えた演算増幅器において、前記バッ
ファ回路の入力段トランジスタのベースとエミッタ間
に、コンデンサを接続するとともに、前記バッファ回路
の電流源を、前記カレントミラー段の動作電流で制御し
たことを特徴とするものである。
【００１４】また、正負の入力端子を有する一対の差動
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるダイヤモンド型のバッファ回路とを備えた演算増
幅器において、前記バッファ回路の入力段トランジスタ
のベースとエミッタ間に、コンデンサを接続したことを
特徴とするものである。
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるダイヤモンド型のバッファ回路とを備えた演算増
幅器において、前記バッファ回路の入力段トランジスタ
のベースとエミッタ間に、コンデンサを接続したことを
特徴とするものである。
【００１５】また、正負の入力端子を有する一対の差動
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるダイヤモンド型のバッファ回路とを備えた演算増
幅器において、前記バッファ回路の入力段トランジスタ
のベースとエミッタ間に、コンデンサを接続するととも
に、前記バッファ回路の電流源を、前記カレントミラー
段の動作電流で制御したことを特徴とするものである。
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるダイヤモンド型のバッファ回路とを備えた演算増
幅器において、前記バッファ回路の入力段トランジスタ
のベースとエミッタ間に、コンデンサを接続するととも
に、前記バッファ回路の電流源を、前記カレントミラー
段の動作電流で制御したことを特徴とするものである。
【００１６】
【作用】上記の構成によれば、バッファ回路の入力段ト
ランジスタのベースとエミッタ間にコンデンサを接続す
ることにより、入力波形の過渡域での高速な電圧変化に
応じた電流を、バッファ回路に流し込むことで、入力波
形に対する出力波形の応答性を向上することができる。
また、バッファ回路に電流を供給する電流源を、入力信
号電圧に応じた電流が流れているカレントミラー段の動
作電流で制御するようにしたため、入力信号の電圧変化
に応じて、バッファ回路への供給電流が変化し、入力波
形に対する出力波形の応答性がより向上する。
ランジスタのベースとエミッタ間にコンデンサを接続す
ることにより、入力波形の過渡域での高速な電圧変化に
応じた電流を、バッファ回路に流し込むことで、入力波
形に対する出力波形の応答性を向上することができる。
また、バッファ回路に電流を供給する電流源を、入力信
号電圧に応じた電流が流れているカレントミラー段の動
作電流で制御するようにしたため、入力信号の電圧変化
に応じて、バッファ回路への供給電流が変化し、入力波
形に対する出力波形の応答性がより向上する。
【００１７】
【実施例】以下、本発明による演算増幅器の実施例を図
面を用いて説明する。なお、従来例と同一もしくは相当
する部分には同一符号を付し、その説明を省略する。
面を用いて説明する。なお、従来例と同一もしくは相当
する部分には同一符号を付し、その説明を省略する。
【００１８】本発明は、入力波形の過渡域での高速な電
圧変化に応じた電流を、バッファ回路に流すことを特徴
とするものである。すなわち、図１に示すように、差動
増幅段１、カレントミラー段２およびバッファ回路２３
からなり、バッファ回路２３の入力段トランジスタＱ２
１、Ｑ２２のベースとエミッタ間にコンデンサＣＡ１、
ＣＡ２を接続して、演算増幅器３０を構成している。
圧変化に応じた電流を、バッファ回路に流すことを特徴
とするものである。すなわち、図１に示すように、差動
増幅段１、カレントミラー段２およびバッファ回路２３
からなり、バッファ回路２３の入力段トランジスタＱ２
１、Ｑ２２のベースとエミッタ間にコンデンサＣＡ１、
ＣＡ２を接続して、演算増幅器３０を構成している。
【００１９】演算増幅器３０は、コンデンサＣＡ１、Ｃ
Ａ２により、入力波形の立上がりおよび立ち下がりでの
高速な電圧変化に応じた電流が、バッファ回路２３の出
力段のトランジスタＱ２５、Ｑ２６に流れ、入力波形に
対する出力波形の応答性が向上する。
Ａ２により、入力波形の立上がりおよび立ち下がりでの
高速な電圧変化に応じた電流が、バッファ回路２３の出
力段のトランジスタＱ２５、Ｑ２６に流れ、入力波形に
対する出力波形の応答性が向上する。
【００２０】本発明の演算増幅器３０の効果を確認する
ため、図２に示す回路を用いて、従来例の演算増幅器２
０を用いた場合と、本発明の演算増幅器３０を用いた場
合の波形の応答特性をシミュレーションした。その結果
を図３に示す。なお、図２の回路条件としては、演算増
幅器２０および３０の出力に２ｋΩの抵抗Ｒ１と１０ｐ
ＦのコンデンサＣ３を並列に接続し、電源電圧Ｖｃｃを
±２．５ｖ、動作電流を０．６ｍＡとし、入力に１ＭＨ
ｚで３Ｖｐｐの矩形波を加えたものである。
ため、図２に示す回路を用いて、従来例の演算増幅器２
０を用いた場合と、本発明の演算増幅器３０を用いた場
合の波形の応答特性をシミュレーションした。その結果
を図３に示す。なお、図２の回路条件としては、演算増
幅器２０および３０の出力に２ｋΩの抵抗Ｒ１と１０ｐ
ＦのコンデンサＣ３を並列に接続し、電源電圧Ｖｃｃを
±２．５ｖ、動作電流を０．６ｍＡとし、入力に１ＭＨ
ｚで３Ｖｐｐの矩形波を加えたものである。
【００２１】図３の特性は、図２の回路の出力波形をシ
ミュレーションしたもので、実線は本発明の演算増幅器
３０の特性で、コンデンサＣＡ１、ＣＡ２にそれぞれ５
ｐＦを用いたものである。また、破線は従来例の演算増
幅器２０の特性である。図３の特性から、本発明の演算
増幅器３０では、立ち下がり部での波形の収束する時間
が従来例の演算増幅器２０より短く、また、立ち下がり
後継続した振動も見られず、波形歪および安定性が改善
されていることが判る。
ミュレーションしたもので、実線は本発明の演算増幅器
３０の特性で、コンデンサＣＡ１、ＣＡ２にそれぞれ５
ｐＦを用いたものである。また、破線は従来例の演算増
幅器２０の特性である。図３の特性から、本発明の演算
増幅器３０では、立ち下がり部での波形の収束する時間
が従来例の演算増幅器２０より短く、また、立ち下がり
後継続した振動も見られず、波形歪および安定性が改善
されていることが判る。
【００２２】また、図４に示すように、バッファ回路３
３の入力段トランジスタＱ２１、Ｑ２２のベースとエミ
ッタ間にコンデンサＣＡ１、ＣＡ２を接続するととも
に、ＮＰＮ型トランジスタＱ２３を、そのコレクタをバ
ッファ回路３３のトランジスタＱ２１のエミッタとＱ２
６のベースの接続点に接続し、エミッタを負電源に接続
し、ベースを第二カレントミラー回路２ｂのトランジス
タＱ１０とＱ１１の共通ベースに接続する。さらに、Ｐ
ＮＰ型トランジスタＱ２４を、そのコレクタを、バッフ
ァ回路３３のトランジスタＱ２２のエミッタとＱ２５の
ベースの接続点に接続し、エミッタを正電源に接続し、
ベースを第一カレントミラー回路２ａのトランジスタＱ
７とＱ８の共通ベースに接続して、演算増幅器４０を構
成してもよい。
３の入力段トランジスタＱ２１、Ｑ２２のベースとエミ
ッタ間にコンデンサＣＡ１、ＣＡ２を接続するととも
に、ＮＰＮ型トランジスタＱ２３を、そのコレクタをバ
ッファ回路３３のトランジスタＱ２１のエミッタとＱ２
６のベースの接続点に接続し、エミッタを負電源に接続
し、ベースを第二カレントミラー回路２ｂのトランジス
タＱ１０とＱ１１の共通ベースに接続する。さらに、Ｐ
ＮＰ型トランジスタＱ２４を、そのコレクタを、バッフ
ァ回路３３のトランジスタＱ２２のエミッタとＱ２５の
ベースの接続点に接続し、エミッタを正電源に接続し、
ベースを第一カレントミラー回路２ａのトランジスタＱ
７とＱ８の共通ベースに接続して、演算増幅器４０を構
成してもよい。
【００２３】演算増幅器４０は、トランジスタＱ２３、
Ｑ２４が、バッファ回路３３の電流源となり、各カレン
トミラー回路２ａ、２ｂによりその動作電流が制御さ
れ、入力信号の電圧変化に応じて、バッファ回路３３の
トランジスタＱ２１、Ｑ２２の動作電流およびトランジ
スタＱ２５、Ｑ２６のベース電流を供給するため、コン
デンサＣＡ１、ＣＡ２の効果と重なって、入力波形に対
する出力波形の応答性がより向上する。
Ｑ２４が、バッファ回路３３の電流源となり、各カレン
トミラー回路２ａ、２ｂによりその動作電流が制御さ
れ、入力信号の電圧変化に応じて、バッファ回路３３の
トランジスタＱ２１、Ｑ２２の動作電流およびトランジ
スタＱ２５、Ｑ２６のベース電流を供給するため、コン
デンサＣＡ１、ＣＡ２の効果と重なって、入力波形に対
する出力波形の応答性がより向上する。
【００２４】
【発明の効果】以上説明したように、本発明にかかる演
算増幅器によれば、微小な動作電流でも出力波形の応答
性が向上するとともに、波形歪みが改善された演算増幅
器を得ることができ、携帯用通信機等の低消費電流化に
寄与することができる。
算増幅器によれば、微小な動作電流でも出力波形の応答
性が向上するとともに、波形歪みが改善された演算増幅
器を得ることができ、携帯用通信機等の低消費電流化に
寄与することができる。
【図１】本発明の実施例による演算増幅器の回路図であ
る。
る。
【図２】波形の応答特性測定回路図である。
【図３】本発明の実施例による演算増幅器の波形の応答
特性図である。
特性図である。
【図４】第二の実施例による演算増幅器の回路図であ
る。
る。
【図５】第一の従来例の演算増幅器の回路図である。
【図６】第二の従来例の演算増幅器の回路図である。
１ 差動増幅段 １ａ、１ｂ 第一、第二差動増幅回路 ２ カレントミラー段 ２ａ、２ｂ 第一、第二カレントミラー回路 ４ａ、４ｂ 定電流回路 ２３、３３ バッファ回路 ３０、４０ 演算増幅器
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30 H03F 1/02 H03F 3/45
Claims (4)
- 【請求項１】一対のカレントミラー段と、該カレントミ
ラー段の共通出力に接続されるダイヤモンド型のバッフ
ァ回路とを備えた演算増幅器において、前記バッファ回
路の入力段トランジスタのベースとエミッタ間に、コン
デンサを接続したことを特徴とする演算増幅器。 - 【請求項２】一対のカレントミラー段と、該カレントミ
ラー段の共通出力に接続されるダイヤモンド型のバッフ
ァ回路とを備えた演算増幅器において、前記バッファ回
路の入力段トランジスタのベースとエミッタ間に、コン
デンサを接続するとともに、前記バッファ回路の電流源
を、前記カレントミラー段の動作電流で制御したことを
特徴とする演算増幅器。 - 【請求項３】正負の入力端子を有する一対の差動増幅段
と、該差動増幅段の出力に接続される一対のカレントミ
ラー段と、該カレントミラー段の共通出力に接続される
ダイヤモンド型のバッファ回路とを備えた演算増幅器に
おいて、前記バッファ回路の入力段トランジスタのベー
スとエミッタ間に、コンデンサを接続したことを特徴と
する演算増幅器。 - 【請求項４】正負の入力端子を有する一対の差動増幅段
と、該差動増幅段の出力に接続される一対のカレントミ
ラー段と、該カレントミラー段の共通出力に接続される
ダイヤモンド型のバッファ回路とを備えた演算増幅器に
おいて、前記バッファ回路の入力段トランジスタのベー
スとエミッタ間に、コンデンサを接続するとともに、前
記バッファ回路の電流源を、前記カレントミラー段の動
作電流で制御したことを特徴とする演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19486893A JP3214174B2 (ja) | 1993-08-05 | 1993-08-05 | 演算増幅器 |
| US08/280,716 US5515005A (en) | 1993-07-27 | 1994-07-26 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19486893A JP3214174B2 (ja) | 1993-08-05 | 1993-08-05 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750528A JPH0750528A (ja) | 1995-02-21 |
| JP3214174B2 true JP3214174B2 (ja) | 2001-10-02 |
Family
ID=16331644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19486893A Expired - Fee Related JP3214174B2 (ja) | 1993-07-27 | 1993-08-05 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214174B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379793B1 (ko) * | 2000-09-08 | 2003-04-11 | 주식회사 네오텍리서치 | 평판디스플레이 구동용 고이득 저전력 연산증폭기 |
| JP4690887B2 (ja) * | 2005-12-28 | 2011-06-01 | 株式会社アドバンテスト | 電力増幅回路および試験装置 |
| JP5414382B2 (ja) * | 2009-06-24 | 2014-02-12 | 新日本無線株式会社 | 出力回路 |
-
1993
- 1993-08-05 JP JP19486893A patent/JP3214174B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0750528A (ja) | 1995-02-21 |
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