JP2007074430A - 演算増幅器 - Google Patents

Abstract

【課題】 使用可能な帯域が広く、負帰還経路が接続されて使用されても発振を防止できる、雑音が少ない演算増幅器を提供する。
【解決手段】 本発明は、非反転入力端子及び反転入力端子への２つの入力電圧信号の差を増幅して出力端子に出力する演算増幅器に関する。そして、非反転入力端子及び反転入力端子への２つの入力電圧信号の差に応じた差電流成分を含む電流信号を出力する入力電圧／電流変換段と、この入力電圧／電流変換段から出力された電流信号を電流増幅する電流増幅段と、電流増幅段からの出力電流信号を電圧信号に変換して出力端子に印加する出力バッファ段とを有することを特徴とする。
【選択図】 図１

Description

本発明は演算増幅器に関し、例えば、オーディオシステムにおけるプリアンプやプリメインアンプなどに適用可能な演算増幅器に適用し得るものである。

従来、ＩＣ化されている演算増幅器として非特許文献１に記載されているものがあり、非特許文献１に記載されている演算増幅器（オペアンプ）の構成は、各社から販売されている０７２シリーズの演算増幅器でも採用されている基本的な構成である。

非特許文献１に記載された演算増幅器は、非反転入力端子（＋入力端子）への入力電位及び反転入力端子（−入力端子）への入力電位間の差電圧（入力電圧）を、電流信号に変換する差動増幅器と、変換された電流信号を電圧信号に変換するエミッタホロワと、エミッタホロワの出力電圧を増幅するエミッタ接地増幅器と、このエミッタ接地増幅器からの出力電圧信号を出力端子に出力する電力増幅器とを有するものであった。
職業能力開発教材委員会編著、「半導体基礎講座２ プログラム学習による 半導体回路ＩＩ」、廣済堂出版発行

しかしながら、従来の演算増幅器は、以下のような課題を有するものであった。

第１に、ベース−コレクタ間の寄生容量（ミラー効果）が問題となるトランジスタを多く有し、演算増幅器として使用可能な帯域が狭くなっていた。

第２に、ミラー効果が問題となるトランジスタを多く有するため、演算増幅器の入力に対する出力信号の位相回転の最大値が１８０度を超え、当該演算増幅器に、負帰還経路を付加して使用するような場合には発振を生じさせる恐れがある。

第３に、ミラー効果が問題となるトランジスタを多く有するため、雑音が多くなっていた。

本発明は、上述のような課題に鑑みなされたものであり、使用可能な帯域が広く、負帰還経路が接続されて使用されても発振を防止できる、雑音が少ない演算増幅器を提供しようとしたものである。

かかる課題を解決するため、本発明は、非反転入力端子及び反転入力端子への２つの入力電圧信号の差を増幅して出力端子に出力する演算増幅器において、非反転入力端子及び反転入力端子への２つの入力電圧信号の差に応じた差電流成分を含む電流信号を出力する入力電圧／電流変換段と、上記入力電圧／電流変換段から出力された電流信号における差電流成分だけを電流増幅した電流信号を出力する電流増幅段と、上記電流増幅段からの出力電流信号を電圧信号に変換して上記出力端子に印加する出力バッファ段とを有することを特徴とする。

本発明によれば、電流増幅段を設けて、電流信号によって、２つの入力電圧信号の差電圧の情報を出力バッファ段に伝達するようにしたので、入力から出力への経路において、ミラー効果が問題となるトランジスタの個数を最小限に抑えることができ、その結果、使用可能な帯域が広く、負帰還経路が接続されて使用されても発振を防止できる、雑音が少ない演算増幅器を提供できる。

（Ａ）実施形態
以下、本発明による演算増幅器の一実施形態を説明する。図１は、この実施形態の演算増幅器の全体構成を示す回路図である。

（Ａ−１）実施形態の構成
図１において、この実施形態の演算増幅器１は、トランジスタＱ１〜Ｑ１６、抵抗Ｒ１〜Ｒ８、及び、ダイオード部Ｄ１〜Ｄ４有する、ＩＣ（半導体集積回路）化されているものである。なお、図１でのダイオード部Ｄ１〜Ｄ４の表記は、１個のダイオード又は複数のダイオードの直列回路を表している。

また、演算増幅器１は、正電源端子（＋電源端子）Ｖｃｃ、負電源端子（−電源端子）−Ｖｃｃを有する。以下では、正電源端子Ｖｃｃ及び負電源端子−Ｖｃｃに正負符号が異なるが絶対値が同じ正負の直流電源電圧が印加されているとして説明するが、負電源端子−Ｖｃｃがアース電位などの他の電位であっても良い。

さらに、演算増幅器１は、非反転入力端子＋ＩＮ及び反転入力端子−ＩＮを有すると共に、出力端子ＯＵＴを有している。非反転入力端子＋ＩＮ及び反転入力端子−ＩＮには相補信号を入力しても良く、相補関係になる一対の信号を入力するようにしても良い。

この演算増幅器１を、例えば、オーディオシステムのプリアンプに利用するような場合であれば、非反転入力端子＋ＩＮには、あるバイアス電位Ｖ２を有するオーディオ信号Ｖ２＋ｖ１を入力すると共に、反転入力端子−ＩＮに上記バイアス電位Ｖ２を入力し、バイアス電位Ｖ２を除去し、かつ、増幅されているオーディオ信号Ｖｏｕｔを出力端子ＯＵＴから、負荷抵抗Ｒ０に供給するように用いる。

実施形態の演算増幅器１は、大きくは、入力電圧／電流変換段、電流増幅段、出力バッファ段（電力増幅段）及び定電位形成部から構成されている。なお、定電位形成部は、入力電圧／電流変換段及び電流増幅段のそれぞれの一部となっている。

定電位形成部は、正電源ライン及び負電源ライン間に、直列に接続された、ダイオード部Ｄ１、ダイオード部Ｄ２、抵抗Ｒ６、Ｎ形トランジスタＱ９（コレクタ−エミッタ間が直列に介挿されている）及びダイオード部Ｄ３の部分が相当する。各素子間の接続点の定電位が各部で利用されるようになっている。

入力電圧／電流変換段は、一対のＦＥＴトランジスタＱ２及びＱ３を中心とした差動増幅回路構成をしている。一対のＦＥＴトランジスタＱ２及びＱ３のそれぞれのゲートは、非反転入力端子＋ＩＮ、反転入力端子−ＩＮに接続されている。トランジスタＱ２及びＱ３は、増幅動作の中心をなすものであるので、他の箇所のトランジスタとは異なり、高ゲインのＦＥＴトランジスタを適用している。

これらＦＥＴトランジスタＱ２及びＱ３の共通ソースは、Ｎ形トランジスタＱ１のコレクタ−エミッタ、抵抗Ｒ１を介して負電源ラインに接続されている。Ｎ形トランジスタＱ１のベースは、上述したＮ形トランジスタＱ９のベース及びコレクタに接続されて定電位が印加されるようになされており、Ｎ形トランジスタＱ１及び抵抗Ｒ１は定電流源を構成している。

正電源ラインとＦＥＴトランジスタＱ２のドレインとの間には、抵抗Ｒ３、Ｐ形トランジスタＱ６のエミッタ−コレクタ、Ｎ形トランジスタＱ４のコレクタ−エミッタが直列に接続されている。また、負電源ラインとＦＥＴトランジスタＱ３のドレインとの間には、抵抗Ｒ４、Ｐ形トランジスタＱ７のエミッタ−コレクタ、Ｎ形トランジスタＱ５のコレクタ−エミッタが直列に接続されている。２個のＰ形トランジスタＱ６及びＱ７のベースは接続されており、この共通ベースは、上述したダイオード部Ｄ１及びＤ２の接続点に接続され、定電位が印加されるようになされている。抵抗Ｒ３及びＰ形トランジスタＱ６は定電流源を構成しており、抵抗Ｒ４（抵抗値は抵抗Ｒ３と同一）及びＰ形トランジスタＱ７も定電流源を構成しており、両者の定電流は等しくなっている。

正電源ラインと、２個のＦＥＴトランジスタＱ２及びＱ３の共通ソースとの間には、抵抗Ｒ５、Ｐ形トランジスタＱ８のエミッタ−コレクタ、抵抗Ｒ２が直列に接続されている。Ｐ形トランジスタＱ８のベースは、上述したダイオード部Ｄ１及びＤ２の接続点に接続され、定電位が印加されるようになされており、抵抗Ｒ５及びＰ形トランジスタＱ８は定電流源を構成している。２個のＮ形トランジスタＱ４及びＱ５のベースは接続されており、この共通ベースは、抵抗Ｒ２を介して、ＦＥＴトランジスタＱ２及びＱ３の共通ソースに接続されている。抵抗Ｒ５、Ｐ形トランジスタＱ８、抵抗Ｒ２、並びに、Ｎ形トランジスタＱ４及びＱ５は、ＦＥＴトランジスタＱ２及びＱ３のドレイン−ソース間の電位を一定化させるブートストラップ回路になっている。

電流増幅段は、入力電圧／電流変換段からの相補的な一対の出力電流信号から、各出力電流信号に含まれている正負が異なる変動分を、符号を揃えて合成するものである（変動分を２倍にするものである）。

出力バッファ段は、電流増幅段からの出力電流を電圧化して出力端子ＯＵＴに出力するものであり、実施形態のものはプッシュプル構成のものである。

電流増幅段は、トランジスタＱ１０〜Ｑ１４、抵抗Ｒ７及び抵抗Ｒ８、ダイオード部Ｄ４を有する。出力バッファ段は、トランジスタＱ１５及びＱ１６を有する。

入力電圧／電流変換段におけるＰ形トランジスタＱ７のコレクタと、負電源ラインとの間には、Ｐ形トランジスタＱ１３のエミッターコレクタ、Ｎ形トランジスタＱ１０のコレクタ−エミッタ、抵抗Ｒ７が直列に接続されている。また、入力電圧／電流変換段におけるＰ形トランジスタＱ６のコレクタと、負電源ラインとの間には、Ｐ形トランジスタＱ１４のエミッターコレクタ、ダイオード部Ｄ４、Ｎ形トランジスタＱ１１のコレクタ−エミッタ、抵抗Ｒ８（抵抗値は抵抗Ｒ７と同一）が直列に接続されている。２個のＰ形トランジスタＱ１３及びＱ１４のゲートは互いに接続され、この共通ゲートは、上述したダイオード部Ｄ２及び抵抗Ｒ６の接続点に接続されている。また、２個のＮ形トランジスタＱ１０及びＱ１１のベースは互いに接続され、この共通ベースは、Ｎ形トランジスタＱ１２のエミッタに接続されている。Ｎ形トランジスタＱ１２のベースは、Ｎ形トランジスタＱ１０のコレクタに接続され、Ｎ形トランジスタＱ１２のコレクタは、正電源ラインに接続されている。なお、トランジスタＱ１０〜Ｑ１２、及び、抵抗Ｒ７、抵抗Ｒ８の部分は、カレントミラー回路を構成している。

正電源ライン及び負電源ライン間には、Ｎ形トランジスタＱ１５のコレクタ−エミッタ、Ｐ形トランジスタＱ１６のエミッタ−コレクタが直列に接続されている。Ｎ形トランジスタＱ１５のベースは、Ｐ形トランジスタＱ１４のコレクタに接続され、Ｐ形トランジスタＱ１６のベースは、Ｎ形トランジスタＱ１１のコレクタに接続されている。２個のＰ形トランジスタＱ１５及びＱ１６のエミッタ同士の接続点が、出力端子ＯＵＴに接続されている。

以上では言及しなかったが、対をなすトランジスタ（例えば、ＦＥＴトランジスタＱ２及びＱ３）や、相補的関係の２個のトランジスタ（例えば、Ｐ形トランジスタＱ１５及びＮ形トランジスタＱ１６）などは、各種特性が揃っているものである。

（Ａ−２）実施形態の動作
次に、上述した回路構成を有する実施形態の演算増幅器の動作を説明する。

非反転入力端子＋ＩＮ及び反転入力端子−ＩＮから入力された信号はそれぞれ、差動入力段を構成するＦＥＴトランジスタＱ２及びＱ３のゲートに入力される。以下では、非反転入力端子＋ＩＮにはバイアス電位Ｖ２でバイアスされている信号Ｖ２＋ｖ１が入力され、反転入力端子−ＩＮに上記バイアス電位Ｖ２が入力されている場合を例にして、適宜、具体的な説明も行う。

これらＦＥＴトランジスタＱ２及びＱ３のドレイン−ソース間は、定電流源（Ｑ８、抵抗Ｒ５）と抵抗Ｒ２とで構成されているブートストラップ回路により一定電位（Ｖ１−０．６）に保たれる。

ここでの定電流源はＰ形トランジスタＱ８と抵抗Ｒ５で構成されており、電流Ｉ１の電流源となっている。抵抗Ｒ２は、この電流Ｉ１を受ける負荷となっており、一定の電位差Ｖ１を発生させている。その結果、ＦＥＴトランジスタＱ２、Ｑ３のドレイン−ソース間は、Ｎ形トランジスタＱ４、Ｑ５のベース−エミッタ間電圧Ｖｆ（≒０．６）分を差し引いた一定電位Ｖ１−０.６となる。
差動入力段のＦＥＴトランジスタＱ２及びＱ３のゲートに信号が入力された場合、Ｎ形トランジスタＱ１のコレクタ電位が変動するが、上述したように、ＦＥＴトランジスタＱ２及びＱ３のドレイン−ソース間の電位には変化がなく、その結果、ＦＥＴトランジスタＱ２及びＱ３のソース側がＮ形トランジスタＱ１のコレクタ電位の変動と連動して動く形となり、ＦＥＴトランジスタＱ２及びＱ３のゲート−ソース間、ゲート−ドレイン間の電位は常に一定のまま保たれる。

Ｎ形トランジスタＱ１は抵抗Ｒ１との組み合わせで、差動入力段に対して定電流Ｉ２を流す定電流源となっている（この定電流源自体が流す定電流はＩ１＋Ｉ２）。仮に、信号が未入力であって、非反転入力端子＋ＩＮ及び反転入力端子−ＩＮに同じ直流バイアス電圧が印加されている場合には、定電流Ｉ２は等分割され、差動入力段の一対のＦＥＴトランジスタＱ２及びＱ３にはそれぞれドレイン電流がＩ２／２ずつ流れる。

上述したように、非反転入力端子＋ＩＮにはバイアス電位Ｖ２でバイアスされている信号Ｖ２＋ｖ１が入力され、反転入力端子−ＩＮに上記バイアス電位Ｖ２が入力されている場合を考える。言い換えると、ＦＥＴトランジスタＱ３のゲートにバイアス電位Ｖ２が印加され、ＦＥＴトランジスタＱ２にバイアスされている信号Ｖ２＋ｖ１が印加された場合を考える。信号成分ｖ１によるＦＥＴトランジスタＱ２のドレイン電流変化分をΔｉ１とすると、ＦＥＴトランジスタＱ２のドレイン電流はＩ２／２＋Δｉ１となる。他方のＦＥＴトランジスタＱ３は、Ｎ形トランジスタＱ１と抵抗Ｒ１による定電流源の働きにより、ＦＥＴトランジスタＱ２とは逆方向に−Δｉ１の変化が生じるため、そのドレイン電流はＩ２／２−Δｉ１となる。

また、Ｐ形トランジスタＱ６及び抵抗Ｒ３と、Ｐ形トランジスタＱ７及び抵抗Ｒ４とはそれぞれ、定電流源を構成しており、その定電流をＩ３とする。

ここで、Ｐ形トランジスタＱ６のコレクタ側からベース接地のＰ形トランジスタＱ１３に流れる電流Ｉ４を考えると、この電流Ｉ４は、Ｐ形トランジスタＱ６を流れる定電流Ｉ３とＦＥＴトランジスタＱ２のドレイン電流Ｉ２／２＋Δｉ１との差電流Ｉ３−（Ｉ２／２＋Δｉ１）となる。また、Ｐ形トランジスタＱ７のコレクタ側からベース接地のＰ形トランジスタＱ１４に流れる電流Ｉ５を考えると、この電流Ｉ５は、Ｐ形トランジスタＱ７を流れる定電流Ｉ３とＦＥＴトランジスタＱ３のドレイン電流Ｉ２／２−Δｉ１との差電流Ｉ３−（Ｉ２／２−Δｉ１）となる。上述した定電流Ｉ２及びＩ３は同一である必要はないが、説明の簡単化のために、定電流Ｉ２及びＩ３が同一であるとする。このとき、電流Ｉ４はＩ２／２−Δｉ１となり、電流Ｉ５はＩ２／２＋Δｉ１となる。

次に、Ｎ形トランジスタＱ１０〜Ｑ１２及び抵抗Ｒ７、Ｒ８で構成されるカレントミラー回路に着目する。Ｎ形トランジスタＱ１０に流れる電流Ｉ６は、上述したＰ形トランジスタＱ１３を流れる電流Ｉ４と同じであるから、Ｉ６＝Ｉ２／２−Δｉ１となる。カレントミラー回路の作用により、Ｎ形トランジスタＱ１０を流れる電流Ｉ６と、Ｎ形トランジスタＱ１１を流れる電流Ｉ７とは等しく、従って、電流Ｉ７も、電流Ｉ２／２−Δｉ１となる。

今、Ｐ形トランジスタＱ１４とＮ形トランジスタＱ１１とを結ぶ電流経路に着目する。Ｐ形トランジスタＱ１４には電流Ｉ５が流れ、Ｎ形トランジスタＱ１１には電流Ｉ７が流れるので、これらの差電流Ｉ５−Ｉ７＝（Ｉ２／２＋Δｉ１）−（Ｉ２／２−Δｉ１）＝２Δｉ１が出力バッファ段に伝達される。この差電流２Δｉ１は、差動入力段のＦＥＴトランジスタＱ２への信号成分ｖ１に対応した電流成分Δｉ１の２倍されたものとなっている。

この差電流２Δｉ１が正の場合には、エミッタが負荷Ｒ０を介して接地されているエミッタフロワのＮ形トランジスタＱ１５のベース電流となってＮ形トランジスタＱ１５に流れ込み、出力端子ＯＵＴから電圧信号として出力され、差電流２Δｉ１が負の場合には、エミッタが負荷Ｒ０を介して接地されているエミッタフロワのＰ形トランジスタＱ１６のベース電流となってＰ形トランジスタＱ１６に流れ込み（正確に言えば電流を引き込み）、出力端子ＯＵＴから電圧信号として出力される。

（Ａ−３）実施形態の効果
上記実施形態によれば、入力電圧／電流変換段からの入力電圧信号に応じた電流信号を電流信号のまま増幅して出力バッファ段に与え、出力バッファ段において、電圧信号に変換するようにしたので、出力バッファ段のトランジスタ（Ｑ１５又はＱ１６）での増幅時にのみトランジスタのミラー効果の影響を受けることになり、全段を通してのミラー効果の影響は１段のみ（１ポール）に抑えることができる。

そのため、実施形態の演算増幅器の入力信号に対する出力信号の位相回転が最大で９０度であり、実施形態の演算増幅器を、負帰還経路を利用する回路に適用したとしても、原理的に発振は起こらない。

また、ミラー効果の影響を受ける信号帯域であっても、減衰率はごく小さく（最大６ｄＢ／ｏｃｔ程度）、実際上問題とならず、そのため、高周波特性が極めて良好である、広帯域を使用帯域とすることができる。図２（Ａ）及び（Ｂ）は、この実施形態の演算増幅器に１ＭＨｚ矩形波を入力した場合の入力信号及び出力信号の信号波形図を示しており、図３（Ａ）及び（Ｂ）は、ある会社の０７２シリーズの演算増幅器に１ＭＨｚ矩形波を入力した場合の入力信号及び出力信号の信号波形図を示している。これらの比較から、この実施形態の演算増幅器の高周波特性が極めて良好であることが分かる。

さらに、ミラー効果の影響を１段のみに抑えることができるため、雑音も少ない演算増幅器を実現できる。

（Ｂ）他の実施形態
本発明の技術思想は、上述した実施形態の構成のものに限定されず、以下に例示するような変形実施形態を挙げることができる。

上記実施形態は、概ね基本的構成を示したがものであり、実際上の製品においては追加機能を果たす構成を追加するようにしても良い。

例えば、同一の定電流Ｉ３を流す２個の定電流源（Ｑ６及びＲ３と、Ｑ７及びＲ４）に関し、同一の定電流Ｉ３を達成するための調整構成を設けるようにしても良い。例えば、両トランジスタＱ６及びＱ７のエミッタを接続し、この接続部分にボリュームを設けるようにしても良い。また例えば、ＦＥＴトランジスタＱ２及びＱ３のドレイン−ソース間電位を一定化させる抵抗Ｒ２に、非常に高い周波数成分を有する入力信号にも対応できるようにスピードアップコンデンサを並列に接続するようにしても良い。さらに例えば、プッシュプル動作する出力バッファ段の２個のトランジスタＱ１５及びＱ１６のベース同士を、コンデンサを介して接続し、正負の出力信号における雑音を平衡化させるようにしても良い。

定電位形成部の構成要素として、図１に示した素子以外の素子を利用するようにしても良い。例えば、ツェナーダイオードを利用するようにしても良い。

本発明の演算増幅器に適用可能なトランジスタの種類や極性等は、図１に示すものに限定されないことは勿論である。また、ダーリントン接続などを、図１の一部のトランジスタで利用するようにしても良い。

本発明の演算増幅器は１個のＩＣチップで実現することを意図してなされたものであるが、一部の構成要素を外付けで使用するようなものであっても良く、ディスクリート部品を多用して構成するようにしても良い。

図１では、直流バイアス電圧と、直流バイアス電圧に信号成分が重畳された電圧とを、実施形態の演算増幅器に入力するイメージで記載しているが、一対の入力信号の形態は任意であることは勿論である。

実施形態の演算増幅器の全体構成を示す回路図である。 実施形態の演算増幅器へ高周波数の矩形波信号を入力した際の入出力信号を示す信号波形図である。 従来の演算増幅器へ高周波数の矩形波信号を入力した際の入出力信号を示す信号波形図である。

符号の説明

１…演算増幅器、Ｑ１〜Ｑ１６…トランジスタ、Ｒ１〜Ｒ８…抵抗、Ｄ１〜Ｄ４…ダイオード部。

Claims (3)

1. 非反転入力端子及び反転入力端子への２つの入力電圧信号の差を増幅して出力端子に出力する演算増幅器において、
   非反転入力端子及び反転入力端子への２つの入力電圧信号の差に応じた差電流成分を反映した電流信号を出力する入力電圧／電流変換段と、
   上記入力電圧／電流変換段から出力された電流信号を電流増幅した電流信号を出力する電流増幅段と、
   上記電流増幅段からの出力電流信号を電圧信号に変換して上記出力端子に印加する出力バッファ段と
   を有することを特徴とする演算増幅器。
2. 上記入力電圧／電流変換段は、差電流成分を含む相補的な一対の電流信号を出力するものであり、
   上記電流増幅段は、上記入力電圧／電流変換段から出力された一対の電流信号を加算合成して、差電流成分だけを電流増幅した電流信号を出力するものである
   ことを特徴とする請求項１に記載の演算増幅器。
3. 上記出力バッファ段は、上記電流増幅段からの出力電流信号が正のときに動作する第１のトランジスタと、上記電流増幅段からの出力電流信号が負のときに動作する第２のトランジスタとを直列に接続したプッシュプル構成のものであることを特徴とする請求項１又は２に記載の演算増幅器。
   

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