JPH11505091A

JPH11505091A - 均衡型二重折返しカスコード演算増幅器

Info

Publication number: JPH11505091A
Application number: JP8534021A
Authority: JP
Inventors: バトラー，ジェームズ・アール
Original assignee: アナログ・デバイセス・インコーポレーテッド
Priority date: 1995-05-12
Filing date: 1995-08-31
Publication date: 1999-05-11
Anticipated expiration: 2015-08-31
Also published as: WO1996036108A1; JP3527510B2; EP0824783A1; US5523718A; EP0824783A4; EP0824783B1; DE69529094D1; DE69529094T2; AU3462895A

Abstract

(57)【要約】レール間の共通モード入力を用いて動作することができる二重折返しカスコード演算増幅器は、反対の導電形を有する２つの差動トランジスタ対（Ｑ１、Ｑ２、Ｑ６、Ｑ７）を、それぞれの対の入力トランジスタのための関連する電流源と入力抵抗対と共に、含んでいる。その利得段（６）は、前記２つの対の入力抵抗に接続された２つの相互接続された折返しカスコード利得トランジスタ対（Ｑ３、Ｑ４、Ｑ１２、Ｑ１３）を含み、差動入力信号の変化は、抵抗を介して、利得段出力に、それに対応した変化を生じさせる。出力段（８）は、反対の方向に１対の出力トランジスタ（Ｑ２０、Ｑ２１）をバイアスしその接合点において正味の増幅器出力を生じるトランジスタ・抵抗回路を含む。利得トランジスタの電圧は、電圧シフト回路によって均衡され、入力電圧オフセットを禁止する。

Description

【発明の詳細な説明】均衡型二重折返しカスコード演算増幅器関連出願この出願は、本願の発明者によって１９９４年８月３日に出願された、「二重折返しカスコード演算増幅器」と題する米国特許出願第08/285,066号の一部継続出願である。発明の背景発明の分野この発明は、演算増幅器（オペアンプ）に関し、更に詳しくは、二重に折り返された（double-folded）カスコード・オペアンプに関する。関連技術の説明折返しカスコード演算増幅器は、より従来型の演算増幅器と比較し、優れた共通モード除去比（common mode rejection ratio = CMRR）と共通モード電圧レンジ（common mode voltage range = CMVR）とを有する。折返しカスコード設計は、本願の発明者による、「ＪＦＥＴアクティブ負荷入力段」と題する米国特許第 4,687,984号に記載されている。そこに記載されている回路は、また、高いスルー・レートの間は、飽和又はカット・オフ状態になりにくい。折返し演算増幅器の入力及び利得（ゲイン）段のための基本的な設計が、図１に示されている。１対の差動的に接続されたトランジスタＱ１及びＱ２は、バイポーラと接合電界効果トランジスタ（ＪＦＥＴ）とのどちらでもよいが、その電流回路は相互に１つの側に接続されており、電流源Ｉｓの出力を分割する。ここで、トランジスタの「電流回路」というのは、バイポーラ・トランジスタのコレクタ・エミッタ回路又はＦＥＴのソース・ドレイン回路を意味し、トランジスタの「制御回路」というのは、バイポーラ・デバイスのベース又はＦＥＴのゲートを意味する。入力端子Ｔ１及びＴ２は、それぞれがＱ１及びＱ２の制御回路に接続されており、差動入力信号を受け取る。Ｑ１及びＱ２は、Ｉｓからの電流を入力端子Ｔ１及びＴ２からそれぞれの制御回路に印加される相対的な入力電圧信号に従って変動するそれぞれのトランジスタの電流の量によって相互に対抗して分割する。入力電流源Ｉｓは、正の電圧供給バスＶｃｃから動作し、他方で、ｐｎｐ入力トランジスタＱ１及びＱ２のコレクタは、それぞれ、入力抵抗Ｒ１及びＲ２を介して、相対的に負の電圧供給バス（一般的には、グランド電位）に接続される。増幅器のための利得段は、第１及び第２のアクティブ負荷ｎｐｎバイポーラ利得トランジスタＱ３及びＱ４を含み、これらのエミッタは、それぞれが、入力トランジスタＱ１及びＱ２のコレクタに接続される。Ｑ３及びＱ４のベースは、共通のバイアスのために、相互に接続される。トランジスタＱ３及びＱ４には、例えばｐｎｐバイポーラ・トランジスタによって実現される電流源Ｉ１及びＩ２からの電流が、供給される。Ｑ３及びＱ４のためのバイアス回路は、（１）エミッタがＱ３及びＱ４のベースに接続され、ベースがＱ３のコレクタに接続され、コレクタがＶｃｃに接続された別のｎｐｎバイポーラ・トランジスタと、（２）Ｑ３／Ｑ４の共通ベース接合からグランド・バスに電流を流す電流源Ｉ３と、から構成される。利得段出力２は、利得トランジスタＱ４のコレクタから与えられる。この従来技術による回路の動作は、端子Ｔ２における入力電圧はＴ１における電圧と共に上昇すると仮定することによって、説明される。これにより、Ｑ１を流れる電流は増加し、Ｑ２を流れる電流は減少する。Ｑ１を流れる電流が増加することにより、Ｒ１の両端での電圧降下は大きくなり、従って、（Ｑ３のエミッタ・フォロワの作用によって）Ｑ３及びＱ４のベースにおける電圧が高くなる。Ｑ４のベースにおける電圧が高くなると、そのトランジスタを流れる電流もまた増加する。更に、第２の入力トランジスタＱ２を流れる電流が減少すると、Ｒ２の両端の電圧が低下する傾向がある。この効果に対抗してＲ２の両端の電圧をＲ１の両端の電圧（Ｑ３及びＱ４のエミッタ・フォロワの作用による）と等しく保つために、Ｑ４を流れる電流が増加する。結果的（net）な効果として、１次のオーダーでは、Ｑ４を流れる電流は、Ｑ１又はＱ２のどちらか一方を流れる電流の変化の絶対値の２倍に等しい量だけ増加する。電流源Ｉ２は利得段出力に一定の電流レベルを供給するので、Ｑ４を流れる電流のどのような変化も、出力電流２の絶対値として等しい変化として、反映される。この時間の間に、Ｑ３のコレクタ・ベース端子の間のＱ５のベース・エミッタ接続は、Ｑ３を流れる電流レベルを、Ｉ１レベルに一定に（１次のオーダーで）保つ。図１の回路は、低い側（ロー）の電圧供給線（典型的には、グランド）からＶｃｃよりも２つのベース・エミッタ分の電圧降下（約１．４ボルト）だけ低い値までの限定された共通モード入力範囲を有する。これは、±１５ボルトの供給（「レール（ｒａｉｌ）」）が典型的である過去の応用例においては、十分であった。しかし、増幅器は、現在では、＋５ボルト及びグランド・レールで動作する、更には、＋３ボルト及びグランド・レールで動作するように設計されつつある。電力供給レベルが常に低下していることの主な理由は、ラップトップ・コンピュータやセルラ電話などのような、電池によって給電される電子装置においては、より低い電力消費が必要とされるからである。完全なレール間（rail-to-rail ）のコモン・モード入力範囲からの１ボルトを超える低下は、著しいものであり、これらの低電圧回路では、望ましくない損失である。レール間の入力能力を提供する二重折返しカスコード演算増幅器が、開発されてきている。利得段における１対のトランジスタが、低い方のレールまで又はそれよりも更に下まで入力を下げるように作用し、他方で、別の１対の利得トランジスタが、入力信号を高い方のレールまで又はそれよりも上まで上昇させる。Go odenough，"Circuit Lets IC OP AMP Handle ± 0.9-V Rail-To-Rail Signals", Electronic Design，October 1，1992，page 31及びVyne et al.，"A Quad Low Voltage Rail-to-Rail Operational Amplifier"，IEEE 1992 Bipolar Circuits and Technology Meeting，pages 242-245を参照のこと。この回路は、従来の折返しカスコード・オペアンプよりも大きな動作範囲を有しているが、回路構成がかなり複雑であって、比較的多くのトランジスタを必要とし、従って、全体の面積が望ましくないほど大きくなり、回路のコストを上昇させる。また、入力信号電圧のオフセットを禁止することが、特に、低い電圧供給制限を有する応用例では、重要である。発明の概要本発明は、レール間の入力範囲を有するが、比較的小さな面積を占有し比較的少数のトランジスタだけを必要とし入力電圧オフセットが低い、効率的な回路設計を有するオペアンプを提供することを目的とする。これらのゴールは、差動電流が与えられ逆の導電形を有する第１及び第２の差動トランジスタ対を含む入力段を備えた二重折返しカスコードオペアンプによって、達成される。２対の入力抵抗が、トランジスタの電流回路と対向する電圧供給線との間に接続され、他方で、２対の相互接続され折り返されたカスコード・トランジスタが、利得段出力を与える。利得段トランジスタは、２対の入力抵抗に接続され、それにより、差動入力信号の変化が、これらの抵抗を介して、利得段出力に対応する変化を生じさせる。それぞれの入力差動対に電流源が提供され、差動入力信号が一方の電圧供給に接近すると一方の電流源はディセーブル（ｄｉｓａｂｌｅ）され、入力信号形方の電圧供給に接近すると他方の電流源がディセーブルされる。利得段トランジスタは、好ましくは、２対の反対の導電形のバイポーラ・トランジスタであり、それぞれの対のベースは相互に接続され、一方の対のコレクタは他方の対のコレクタに接続される。電流等化回路が、一方の対の第１の利得トランジスタを流れる電流を、他方の対の第１の利得トランジスタを流れる電流と等しく保持する。利得トランジスタは、入力抵抗に接続され、それによって、それぞれの利得対の第２のトランジスタを流れる電流は、差動入力信号の変化に応答して反対の方向に変化し、利得段出力は、第２の利得対のコレクタから得られる。利得段によって駆動される出力段は、１対の出力バイポーラ・トランジスタを含み、これらのバイポーラ・トランジスタは、利得段電圧出力の変化に応答して、一方の出力トランジスタを流れる電流が増加し、他方の出力トランジスタを流れる電流が減少するように、接続される。一方のレベル・シフト抵抗は、利得段出力と出力トランジスタの一方のベースとの間に接続され、他方で、別のレベル・シフト抵抗は、利得段出力と他方の出力トランジスタをバイアスしその電流の流れを第１の出力トランジスタとは反対の方向に変化させるバイアス反転回路との間に、接続される。増幅器の最終的な出力は、２つの出力トランジスタの間の接続点から得られ、それぞれの出力トランジスタを流れる電流は、動的に変化して出力電流に寄与する。利得トランジスタのコレクタは、入力電圧オフセットを禁止するために、均衡している。電圧の均衡は、好ましくは、一方の利得トランジスタを、２つのベース・エミッタ分の低下とレベル・シフト抵抗の一方とを介して、電圧レールの一方を基準とし、その対になっている利得トランジスタのコレクタを、２つのベース・エミッタ分の低下と入力抵抗の一方とを介して、同じレールを基準とし、レベル・シフト抵抗を流れる電流を入力抵抗の両端の電圧と等しい電圧をサポートするように確立することによって、達成される。本発明のこれらの及びその他の特徴や効果は、以下の詳細な説明を添付の図面を参照して読むことにより、この技術分野の当業者には、明らかとなる。図面の簡単な説明図１は、上述したように、従来の折返しカスコード・オペアンプの回路図である。図２は、本発明を用いた二重折返しカスコード・オペアンプの回路図である。発明の詳細な説明図２は、本発明の好適実施例の回路図である。この図の構成要素の中のいくつかは図１に既に現れているが、図１のものと同じ参照番号を用いて識別できるようになっている。オペアンプは、破線によって示されるように、概念的に、複数の異なる段に分けることができる。入力段（ｉｎｐｕｔｓｔａｇｅ）４は、入力端子Ｔ１及びＴ２において差動入力電圧信号を受け取り、差動信号の対応する対を利得段６に与える。出力段８は、増幅された信号を利得段６から受け取り、それを、出力ノード又は端子Ｔ３での出力信号に変換する。バイアス回路１０は、回路の残りの部分に、電流源バイアス信号を与える。この回路は、反対の導電形を有する２対の入力差動トランジスタＱ１、Ｑ２及びＱ６、Ｑ７を用いている。Ｑ１、Ｑ２は、ｐｎｐバイポーラ・トランジスタとして図解され、Ｑ６、Ｑ７は、ｎｐｎバイポーラ・トランジスタとして図解されている。しかし、入力デバイスは、ＦＥＴを用いて実現してもよい。入力端子Ｔ１は、Ｑ１及びＱ６のベースに接続され、他方で、対向する入力端子Ｔ２は、Ｑ２及びＱ７のベースに接続されている。電圧制限トランジスタＱＬＩ及びＱＬ２はダイオード接続され、Ｑ１、Ｑ６のベースとＱ２、Ｑ７のベースとの間で逆の方向に導通して、入力差動電圧が、いずれの方向にも１つのベース・エミッタ分の降下（約０．７ボルト）を超えることを防止し、従って、入力トランジスタを損傷から保護する。入力抵抗Ｒ１及びＲ２は、Ｑ１及びＱ２のコレクタから、グランド又は負の電圧のどちらかである低い電圧供給バスＶｅｅに、それぞれ接続される。入力抵抗Ｒ６及びＲ７の第２の対は、Ｑ６及びＱ７のコレクタから高い電圧供給線Ｖｃｃに、それぞれ接続される。ｐｎｐバイポーラ・トランジスタとして示されている電流源トランジスタＱ８は、Ｑ１及びＱ２の間で分流される電流を供給し、他方で、ｎｐｎバイポーラ・トランジスタとして示されている電流源トランジスタＱ９は、Ｑ６及びＱ７の間で分流される等しい電流を供給する。Ｑ８はＶｃｃによって停止（ｏｐｅｒａｔｏｆｆ）し、Ｑ９はＶｅｅによって停止（ｏｐｅｒａｔｏｆｆ）する。入力トランジスタは、Ｑ１及びＱ２の間の電流分割がＱ６及びＱ７の間の電流分割と等しくなるように整合され、Ｑ１を流れる電流はＱ７を流れる電流にほぼ等しくＱ２を流れる電流はＱ６を流れる電流にほぼ等しい（共通モード入力がＶｃｃ又はＶｅｅに近接しているときは除く）。利得段６においては、アクティブ負荷ｎｐｎバイポーラ・トランジスタＱ３及びＱ４は、図１の従来の回路の場合と同様に、共通のバイアスのためにベースが相互に接続され、エミッタはそれぞれがＲ１及びＲ２に接続されている。これらのトランジスタのためにバイアス回路は、（１）周波数補償コンデンサＣＣ１がベースとＶｅｅとの間に接続されている上述のトランジスタＱ５と、（２）Ｑ３／Ｑ４の共通ベース接合点からＶｅｅに電流を流す電流源抵抗Ｒ５と、から構成されるが、好ましくは、電流源抵抗が、ある動作条件でのトランジスタの飽和を避けるために、トランジスタの代わりに用いられる。Ｑ４のコレクタは、ｎｐｎ利得トランジスタＱ１０のベースに接続され、Ｑ１０のエミッタは、レベル・シフト抵抗Ｒ１０を介して、別のｎｐｎ電流源トランジスタＱ１１に接続される。Ｑ１０のエミッタは、ダイオード接続されたトランジスタＤ１によって、Ｑ５のベースよりも約１つのダイオードの電圧レベル分だけ上のレベルに制限される。第２の対のｐｎｐ利得トランジスタＱ１２及びＱ１３は、Ｑ３、Ｑ４及びＲ１、Ｒ２の間の接続と類似の態様で、それぞれ、Ｒ６及びＲ７に接続される。Ｑ３及びＱ１２の電流回路は直列であり、それらのコレクタは相互に接続され、Ｑ４及びＱ１３の電流回路も同様である。Ｑ５は、エミッタ・フォロワとして動作してＱ３のベース電圧を自動的に調節し、それによって、Ｑ３を流れる電流は、入力信号の変動にもかかわらず、Ｑ１２を流れる電流と等しく維持される。他方で、Ｑ４及びＱ１３を流れる電流は、相互に等しく保たれることはなく、実際、これらの２つのトランジスタの間の電流差は、Ｔ１−Ｔ２における入力電圧差が変化するにつれて変動する。その結果として、線１２上に利得段出力電流が生じ、これが、Ｑ４及びＱ１３のコレクタ接続をタップ（tap）する。一方ではＱ３及びＱ４が、他方ではＱ１２及びＱ１３が、線１２とＱ３及びＱ１２のコレクタ接続点において結合された２つの折返しカスコード回路として、機能する。Ｑ５及びＱ１０のコレクタは、Ｖｃｃに直接に接続することもできる。しかし、これらのコレクタは、好ましくは、ｎｐｎトランジスタＱ１４及びＱ１５のコレクタ・エミッタ回路を介して、Ｖｃｃに接続される。Ｑ１４及びＱ１５のベースは、それぞれＲ７及びＲ６に接続されて電流補償回路を確立するが、この回路の最終的な効果は、出力負荷が変化するときに利得トランジスタＱ１０のベース電流を変動させ、よって、入力端子Ｔ１及びＴ２における差動電圧信号がこのベース電流の増加を与えることを回避する。この最終的な結果は、出力電流の比較的大きな揺れ（swing）を、入力電圧差をほとんど変化させずに、与えられるということである。定義によると、これは、回路全体の相互コンダクタンスを著しく増加させ、その増幅度も対応して増加させる、と解釈できる。この電流補償が達成される態様は、本発明の出願人によって１９９３年６月２９日に出願されアナログ・デバイス社（Analog Device，Inc）に譲渡されている同時出願中の米国特許出願第08/084,004号に詳細に記載されている。バイアス部１０は、他方の段における電流源によってミラー（ｍｉｒｒｏｒ）される基準電流を確立する従来の技術を用いている。ｎｐｎバイアス・トランジスタＱ１６のベースは、ｎｐｎトランジスタＱ１８のベース・エミッタ・リード線を介してＶｅｅを基準とし、Ｑ１６と直列に接続されたダイオード接続トランジスタＱ１７に対する基準電流を確立する。Ｑ１７のベースとコレクタとはＱ８のベースに接続され、それによって、Ｑ８は、Ｑ１７を流れる電流をミラーする。Ｑ１８は、Ｑ１１のためのベース電圧を設定し、また、Ｑ９に対しては抵抗Ｒ９を介して設定する。Ｑ１８を流れる電流は、ＪＦＥＴであるＪ２のソース・ドレイン回路とＶｃｃ及びＶｅｅの間のｎｐｎトランジスタＱ１８のコレクタ・エミッタ回路とに直列に接続された抵抗Ｒ１１と、Ｑ１８のコレクタとＪ２のドルインとに接続されたベースとＱ１８のベースに接続されたエミッタとＪ２のゲートと共にＶｃｃに接続されたコレクタとを有する別のｎｐｎトランジスタＱ１９と、から構成されるバイアス回路によって確立される。上述の回路の動作は、端子Ｔ１及びＴ２における差動入力信号の変化への応答を説明することによって、最もよく理解することができる。端子Ｔ２における電圧がＴ１における電圧に対して増加すると仮定する。これによって、Ｑ１及びＱ７を流れる電流が、Ｑ２及びＱ６を流れる電流に対して、増加する。Ｑ７を流れる電流が増加することによって、Ｒ７の両端での電圧降下が増大し、従って、Ｑ７のコレクタ電圧とＱ１３のエミッタ電圧とが共に低下する。これにより、Ｑ１３の電流が減少する。第１のオーダーでは、Ｑ７を流れる電流の増加は、Ｑ１３を流れる電流の減少に、ほぼ等しい。Ｑ６の電流の減少により、Ｒ６の両端での電圧降下が減少し、従って、Ｑ１２のエミッタ電圧が上昇し、Ｑ１２及びＱ３を流れる電流が増加する。同時に、Ｑ１を流れる電流は、そのベース電位が相対的に低下するために、増加する。Ｑ１及びＱ３の両方を流れる電流の増加は、Ｒ１を流れる電流の増加に寄与し、これにより、Ｒ１の両端での電圧降下が増加し、Ｑ３のエミッタ・フォロワ作用を介して、Ｑ３のエミッタ・ベース電圧が（従って、Ｑのベース電圧も）上昇する。Ｑ４のベース電圧の上昇は、このトランジスタを流れる電流を増加させる。更に、Ｑ２を流れる電流の減少は、Ｒ２の両端での電圧降下を減少させ、従って、Ｑ４に対するベース・エミッタ電圧差を増加させ、Ｑ４の電流を更に増加させる。よって、第１のオーダーでは、Ｑ４を流れる電流は、Ｑ１を流れる電流の増加とＱ２を流れる電流の増加との結果として、二重に増加する。従って、増加したＱ４の電流と減少したＱ１３の電流との間には、不均衡が存在する。Ｑ４とＱ１３との接続されたコレクタにおける電圧は、この電流の不均衡を反映して調節され、シングル・エンデッドな利得段電圧出力を生じ、結果的な電流が利得段出力線１２上を流れる。共通モード入力電圧がＶｅｅまで低下すると、入力トランジスタＱ６及びＱ７は、その電流源Ｑ９と共に、有効にシャット・ダウンする。しかし、トランジスタＱ１及びＱ２とその電流源Ｑ８とは、依然として動作しており、増幅器は、帯域幅と利得とが幾分減少するが、動作を継続する。逆に、共通モード入力がＶｃｃまで上昇する場合には、入力トランジスタＱ１及びＱ２とその電流源Ｑ８とがシャット・ダウンし、他方で、入力トランジスタＱ６及びＱ７とその電流源Ｑ９とは、動作を続け、増幅器の機能を維持する。出力段８の設計もまたユニークなものである。利得段出力線１２は、周波数補償コンデンサＣＣ２を介して、出力端子Ｔ３に接続され、ｐｎｐバイポーラ・トランジスタＱ２０の電流回路はＶｃｃとＴ３との間に接続され、ｎｐｎバイポーラ・トランジスタＱ２１の電流回路はＴ３とＶｅｅとの間に接続されている。上述のように、Ｑ２０及びＱ２１を流れる電流は、利得段出力の変化に応答して反対の方向に変化し、端子Ｔ３において正味（ｎｅｔ）の出力電流を生じる。出力トランジスタＱ２１は、また、利得トランジスタＱ３及びＱ４のコレクタにおける電圧を（従って、利得トランジスタＱ１２及びＱ１３における電圧も）均衡させる役割を演じる。安定した入力信号に対してＱ３及びＱ４のコレクタの間に電圧の不均衡が存在する場合にはアーリー（Early）電圧効果によって入力端子Ｔ１及びＴ２においてオフセット電圧（Ｖｏｓ）が生じ、これは、また、ゼロでない温度係数を有し温度に関する回路の安定性を低下させ得るので、このことは重要である。Ｑ３のコレクタにおける電圧は、入力抵抗Ｒ１の両端の電圧と、Ｑ３のベース・エミッタ電圧降下と、Ｑ５のベース・エミッタ電圧降下との和に等しい（ｎｐｎトランジスタに対するベース・エミッタ電圧降下は、約０．７ボルトである）。同様に、Ｑ４のコレクタにおける電圧は、（Ｑ２１及びＱ１０に対する）２つ分のベース・エミッタ電圧降下とレベル・シフト抵抗Ｒ１０の両端の電圧との和に等しい。Ｑ１１は、Ｒ１０の両端の電圧をＲ１の両端の電圧に等しく設定し従ってＱ３及びＱ４の両方のコレクタ電圧を２つ分のベース・エミッタ電圧降下と等しい抵抗電圧との和として確立する電流がＲ１０を介して流れるように、バイアスされる。好適実施例では、電流レベルＩ（ベース電流は無視し、トランジスタのエミッタ及びコレクタ電流は等しいと仮定する）と、この電圧均衡を達成する抵抗値とは、次の通りである。ＩＱ８＝ＩＱ９＝５０μＡＩＱ１＝ＩＱ２＝２５μＡＩＱ３＝ＩＱ４＝５０μＡＩＲ１＝ＩＱ１＋ＩＱ３＝７５μＡＩＲ２＝ＩＱ２＋ＩＱ４＝７５μＡＩＱ１１＝ＩＲ１０＝５０μＡＲ１＝Ｒ２＝３ｋｏｈｍｓＲ１０＝４．５ｋｏｈｍｓ出力段の電流源トランジスタＱ２２は、Ｑ１１と共にバイアスされ、抵抗Ｒ２３と直列のダイオード接続されたトランジスタＱ２３と抵抗２４と直列に接続されたミラートランジスタ（ｍｉｒｒｏｒｉｎｇｔｒａｎｓｉｓｔｏｒ）とから構成されるカレント・ミラーのための基準電流を生じる。基準電流を確立するために、Ｑ２２は、ＶｅｅとＶｃｃとの間のＲ２３と直列に接続される。この直列回路における電流は、Ｑ２４によってミラーされ、Ｑ２４は、その電流を、１対の差動的に接続されたｎｐｎトランジスタＱ２５及びＱ２６に供給する。Ｑ２５のベースは、レベル・シフト抵抗Ｒ１２と、交流信号がＲ１０をバイパスすることを可能にするフィード・フォワード・コンデンサＣＦ１、とを介して、利得段出力線１２に接続され、他方で、そのコレクタは、Ｑ２４から電流を受け取り、そのエミッタは、抵抗Ｒ２５を介してＶｅｅに接続される。差動トランジスタＱ２６は、ダイオード接続されており、基準電流を抵抗Ｒ２６を介してミラー作用を行うｎｐｎトランジスタＱ２７に与え、Ｑ２７のエミッタは、Ｒ２６の他端に接続され、別の抵抗Ｒ２７を介してＶｅｅに接続される。Ｑ２７を流れる電流は、別のカレント・ミラーのための基準を与えるが、このカレント・ミラーは、ダイオード接続されたトランジスタＱ２８と、Ｑ２７及びＶｃｃの間に直列に接続された抵抗Ｒ２８と、Ｑ２８を流れる電流をミラーするように接続されている上述のトランジスタＱ２０と、から構成される。トランジスタＱ２５からＱ２８は、出力トランジスタＱ２０に対するバイアスを調節するバイアス反転回路をして機能し、それにより、Ｑ２０を流れる電流は、利得段出力の変化に応答して、出力トランジスタＱ２１を流れる電流の変化とは反対の方向に変化する。出力段の残りの素子には、利得段出力線１２上の交流信号がトランジスタＱ２５及びＱ２６をバイパスすることを可能にする第２のフィード・フォワード・コンデンサＣＦ２と、Ｔ３とＱ２７のエミッタとの間に接続された出力周波数補償コンデンサＣＯ１と、Ｔ３とＱ２１のベースとの間に接続された別の出力周波数補償コンデンサＣＯ２と、が含まれる。次に、出力段の動作を、線１２上の利得段出力電圧の増加への応答について述べることによって説明する。線１２における電圧の増加によって、トランジスタＱ２１及びＱ２５の両方のベース電圧が上昇し、これは、これらのｎｐｎデバイスを流れる電流を増加させる。Ｑ２５を流れる電流の増加により、定電流源Ｑ２４からの電流はＱ２６から離れる方向に流れ、それによって、Ｑ２６を流れる電流とＱ２７を流れるそのミラーされた電流とは、減少する。これは、Ｑ２８とそのミラー作用をする出力トランジスタＱ２０とを流れる電流を減少させる。Ｑ２１を流れる電流の増加とＱ２０を流れる電流の減少との両方により、Ｔ３における出力電流の正味の変化が生じる。出力電流の同様の変化が、利得段出力線１２上の電圧の低下に伴うが、方向は反対である。以上で説明した回路は、レール間の出力レンジだけでなくレール間の入力能力を提供するが、先に言及した二重折返しカソード・オペアンプよりもかなり少ない能動素子を用いている。本発明の特定の実施例を示し説明したが、多くの変形や別の実施例を、当業者であれば、考えることができよう。例えば、この回路は、その動作に著しい影響を与えずに、ｐｎｐトランジスタをｎｐｎで置き換えて再構成する、又はその逆が可能である。従って、本発明は、次の請求の範囲の文言においてのみ限定されるものである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１２月１１日【補正内容】請求の範囲の記載を次の通りに補正する。『１．高い及び低い電圧供給線（Ｖｃｃ、Ｖｅｅ）と、電流が差動入力信号によって制御されるように接続された少なくとも１つの差動入力トランジスタ対と、前記電圧供給線の一方からそれに対する入力トランジスタに差動電流を供給するように接続された電流源と、前記トランジスタと前記電圧供給線の他方との間に接続された各入力トランジスタ対に対する１対の入力抵抗と、を有する入力段（４）と、少なくとも１対のカスコード接続された利得トランジスタを有するカスコード利得段であって、前記利得トランジスタは、シングル・エンディド利得段電圧出力を提供し、前記差動入力信号の変化が前記入力抵抗を流れる電流と前記利得段電圧出力とをそれに対応して変化させるように前記入力トランジスタ対と前記入力抵抗とに接続されている、カスコード利得段（６）と、出力ノードと、前記出力ノードと前記利得段出力とを相互接続し、前記利得段電圧出力の変化に応答して変動する出力電流を前記出力ノードにおいて生じるトランジスタ・抵抗回路を含む、出力段（８）と、前記少なくとも１対の利得トランジスタのカスコード接続点における電圧レベルをほぼ等しくして入力信号電圧オフセットを禁止するように接続された電圧均衡回路（Ｒ１、Ｑ３、Ｑ５、Ｒ１０、Ｑ４、Ｑ２１）と、を備えることを特徴とする演算増幅器。２．前記電圧均衡回路は、前記少なくとも１つの利得トランジスタ対のそれぞれにおけるトランジスタの一方の電圧レベルを前記少なくとも１つの利得トランジスタ対の他方のトランジスタの電圧レベルにシフトさせるように接続されたレベル・シフト回路を含むことを特徴とする請求項１記載の増幅器。３．前記出力段は、エミッタが前記電圧供給線のそれぞれに接続されコレクタが共に前記出力ノードに接続された反対の導電形の１対の出力バイポーラ・トランジスタ（Ｑ２０、Ｑ２１）と、前記出力トランジスタのベースに接続されており前記利得段電圧出力の変化に応答して前記出力トランジスタの一方をバイアスしそれを流れる電流を増加させ前記出力トランジスタの他方をバイアスしそれを流れる電流を減少させるトランジスタ・抵抗バイアス回路と、を含み、前記レベル・シフト回路は、前記利得段出力と前記出力トランジスタの一方のベースとの間に接続されたレベル・シフト抵抗（Ｒ１０）を含むことを特徴とする請求項２記載の増幅器。４．前記入力段において、前記少なくとも１つの差動入力対トランジスタは、第１及び第２の差動トランジスタ対を備えており、前記電流源は、第１及び第２の電流源を備えており、前記入力抵抗対は、第１及び第２の入力抵抗対を備えており、前記第１の差動トランジスタ対（Ｑ１、Ｑ２）は、第１の導電形であり、前記差動入力信号を受け取るように接続された制御電極と電流回路とを有し、前記第１の電流源（Ｑ８）は、前記電圧供給線の一方から前記第１の差動対トランジスタの電流回路に差動電流を供給するように接続され、前記第１の入力抵抗対（Ｒ１、Ｒ２）は、前記第１の差動対トランジスタの電流回路と前記電圧供給線の他方との間に接続され、前記第２の差動トランジスタ対（Ｑ６、Ｑ７）は、前記第１の差動トランジスタ対とは逆の導電形であり、前記差動入力信号を受け取るように接続された制御電極と電流回路とを有し、前記第２の電流源（Ｑ９）は、前記電圧供給線の他方から前記第２の差動対トランジスタの電流回路に差動電流を供給するように接続され、前記第２の入力抵抗対（Ｒ６、Ｒ７）は、前記第２の差動対トランジスタの電流回路と前記電圧供給線の前記一方との間に接続され、前記利得段は、前記差動入力信号の変化が前記入力抵抗を介して前記利得段出力にそれに対応する変化を生じさせるように前記第１及び第２の入力抵抗対に接続された、前記利得段出力を提供する第１及び第２の相互接続された折返しカスコード利得トランジスタ対を備えることを特徴とする請求項１記載の増幅器。５．前記電圧均衡回路は、前記第１及び第２の利得トランジスタ対のそれぞれにおけるトランジスタの一方の電圧レベルを前記利得トランジスタ対の他方のトランジスタの電圧レベルにシフトさせるように接続されたレベル・シフト回路を含むことを特徴とする請求項４記載の増幅器。６．前記第１の対の利得トランジスタは、同じ導電形でありベースが相互に接続された第１（Ｑ１２）及び第２（Ｑ１３）のバイポーラ・トランジスタから成り、前記第２の対の利得トランジスタは、前記第１の対の利得トランジスタとは逆の導電形でありベースが相互に接続された第３（Ｑ５）及び第４（Ｑ１０）のバイポーラ・トランジスタから成り、前記第１及び第３の利得トランジスタのコレクタは相互に接続され、第２の及び第４の利得トランジスタのコレクタは相互に接続され、前記利得段出力は、前記第２及び第４の利得トランジスタのコレクタから取られ、この増幅器は、更に、前記第１及び第３の利得トランジスタを流れる電流をある範囲の差動入力信号では実質的に等しく維持するように接続され、前記第１の利得トランジスタ回路のコレクタに接続されたベースと、前記第３の利得トランジスタのベースに接続されたエミッタと、前記一方の電圧供給線と回路において接続されたコレクタとを備えた電流等化回路を備えており、前記レベル・シフト回路は、前記第２及び第４の利得トランジスタのコレクタ電圧と前記第１及び第３の利得トランジスタのコレクタ電圧とを均衡させるように接続されていることを特徴とする請求項５記載の増幅器。７．前記第１及び第３の利得トランジスタのコレクタ電圧は、前記第１の対の入力抵抗の一方の両端の電圧と前記第１の利得トランジスタと前記電流等化回路のバイポーラ・トランジスタとのベース・エミッタ電圧との和に実質的に等しく、前記レベル・シフト回路は、ベース・エミッタ電圧を生じるように接続されている出力バイポーラ・トランジスタ（Ｑ２１）と、前記レベル・シフト抵抗の両端の電圧が前記一方の入力抵抗の両端の電圧と実質的に等しくなるように前記レベル・シフト抵抗を流れる電流を駆動するように接続された電流源（Ｑ１１）と、前記第２及び第４の利得トランジスタのコレクタの間にそのベース・エミッタ回路が接続されていることにより前記第２及び第４の利得トランジスタのコレクタ電圧は前記出力及びレベル・シフトトランジスタのベース・エミッタ電圧と前記レベル・シフト抵抗の両端の電圧との和に実質的に等しくなっているレベル・シフト・バイポーラ・トランジスタ（Ｄ１）と、を備えることを特徴とする請求項６記載の増幅器。』

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＧ，ＭＮ，ＭＷ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．高い及び低い電圧供給線（Ｖｃｃ、Ｖｅｅ）と、電流が差動入力信号によって制御されるように接続された少なくとも１つの差動入力トランジスタ対と、前記電圧供給線の一方から前記入力トランジスタに差動電流を供給するように接続された電流源と、前記トランジスタと前記電圧供給線の他方との間に接続された１対の入力抵抗と、を有する入力段（４）と、利得段電圧出力を提供し前記差動入力信号の変化が前記入力抵抗を介して前記利得段電圧出力のそれに対応する変化を生じさせるように前記入力トランジスタ対に接続された少なくとも１対のカスコード利得トランジスタを有するカスコード利得段（６）と、出力ノードと、前記出力ノードと前記利得段出力とを相互接続し、前記利得段電圧出力の変化に応答して変動する出力電流を前記出力ノードにおいて生じるトランジスタ・抵抗回路を含む、出力段（８）と、前記少なくとも１対の利得トランジスタの電圧レベルを均衡させ入力信号電圧オフセットを禁止するように接続された電圧均衡回路（Ｒ１、Ｑ３、Ｑ５、Ｒ１０、Ｑ４、Ｑ２１）と、を備えることを特徴とする演算増幅器。２．前記電圧均衡回路は、前記少なくとも１つの利得トランジスタ対のそれぞれにおけるトランジスタの一方の電圧レベルを前記少なくとも１つの利得トランジスタ対の他方のトランジスタの電圧レベルにシフトさせるように接続されたレベル・シフト回路を含むことを特徴とする請求項１記載の増幅器。３．前記出力段は、エミッタが前記電圧供給線のそれぞれに接続されコレクタが共に前記出力ノードに接続された反対の導電形の１対の出力バイポーラ・トランジスタ（Ｑ２０、Ｑ２１）と、前記出力トランジスタのベースに接続されており前記利得段電圧出力の変化に応答して前記出力トランジスタの一方をバイアスしそれを流れる電流を増加させ前記出力トランジスタの他方をバイアスしそれを流れる電流を減少させるトランジスタ・抵抗バイアス回路と、を含み、前記レベル・シフト回路は、前記利得段出力と前記出力トランジスタの一方のベースとの間に接続されたレベル・シフト抵抗（Ｒ１０）を含むことを特徴とする請求項２記載の増幅器。４．前記入力段は、前記差動入力信号を受け取るように接続された制御電極と電流回路とを有する第１の導電形の第１の差動トランジスタ対（Ｑ１、Ｑ２）と、前記電圧供給線の一方から前記第１の差動対トランジスタの電流回路に差動電流を供給するように接続された第１の電流源（Ｑ８）と、前記第１の差動対トランジスタの電流回路と前記電圧供給線の他方との間に接続された第１の対の入力抵抗（Ｒ１、Ｒ２）と、前記差動入力信号を受け取るように接続された制御電極と電流回路とを有する逆の導電形の第２の差動トランジスタ対（Ｑ６、Ｑ７）と、前記電圧供給線の他方から前記第２の差動対トランジスタの電流回路に差動電流を供給するように接続された第２の電流源（Ｑ９）と、前記第２の差動対トランジスタの電流回路と前記電圧供給線の前記一方との間に接続された第２の対の入力抵抗（Ｒ６、Ｒ７）と、を備えており、前記利得段は、前記利得段出力を提供し前記差動入力信号の変化が前記入力抵抗を介して前記利得段出力にそれに対応する変化を生じさせるように前記第１及び第２の対の入力抵抗に接続された第１及び第２の折返しカスコード利得トランジスタ対を備えることを特徴とする請求項１記載の増幅器。５．前記電圧均衡回路は、前記第１及び第２の利得トランジスタ対のそれぞれにおけるトランジスタの一方の電圧レベルを前記利得トランジスタ対の他方のトランジスタの電圧レベルにシフトさせるように接続されたレベル・シフト回路を含むことを特徴とする請求項４記載の増幅器。６．前記第１の対の利得トランジスタは、同じ導電形の第１（Ｑ１２）及び第２（Ｑ１３）のバイポーラ・トランジスタから成り、前記第２の対の利得トランジスタは、前記第１の対の利得トランジスタとは逆の導電形でありベースが相互に接続された第３（Ｑ５）及び第４（Ｑ１０）のバイポーラ・トランジスタから成り、前記第１及び第３の利得トランジスタのコレクタは相互に接続され、第２の及び第４の利得トランジスタのコレクタは相互に接続され、前記利得段出力は、前記第２及び第４の利得トランジスタのコレクタから取られ、この増幅器は、更に、前記第１及び第３の利得トランジスタを流れる電流をある範囲の差動入力信号では実質的に等しく維持するように接続され、前記第１の利得トランジスタ回路のコレクタに接続されたベースと、前記第３の利得トランジスタのベースに接続されたエミッタと、前記一方の電圧供給線と回路において接続されたコレクタとを備えた電流等化回路を備えており、前記レベル・シフト回路は、前記第２及び第４の利得トランジスタのコレクタ電圧と前記第１及び第３の利得トランジスタのコレクタ電圧とを均衡させるように接続されていることを特徴とする請求項５記載の増幅器。７．前記第１及び第３の利得トランジスタのコレクタ電圧は、前記第１の対の入力抵抗の一方の両端の電圧と前記第１の利得トランジスタと前記電流等化回路のバイポーラ・トランジスタとのベース・エミッタ電圧との和に実質的に等しく、前記レベル・シフト回路は、ベース・エミッタ電圧を生じるように接続されている出力バイポーラ・トランジスタ（Ｑ２１）と、前記レベル・シフト抵抗の両端の電圧が前記一方の入力抵抗の両端の電圧と実質的に等しくなるように前記レベル・シフト抵抗を流れる電流を駆動するように接続された電流源（Ｑ１１）と、前記第２及び第４の利得トランジスタのコレクタの間にそのベース・エミッタ回路が接続されていることにより前記第２及び第４の利得トランジスタのコレクタ電圧は前記出力及びレベル・シフトトランジスタのベース・エミッタ電圧と前記レベル・シフト抵抗の両端の電圧との和に実質的に等しくなっているレベル・シフト・バイポーラ・トランジスタ（Ｄ１）と、を備えることを特徴とする請求項６記載の増幅器。