JPS60184314U - 差動増幅回路 - Google Patents

差動増幅回路

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JPS60184314U
JPS60184314U JP7027684U JP7027684U JPS60184314U JP S60184314 U JPS60184314 U JP S60184314U JP 7027684 U JP7027684 U JP 7027684U JP 7027684 U JP7027684 U JP 7027684U JP S60184314 U JPS60184314 U JP S60184314U
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JP
Japan
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differential
amplifier circuit
input
transistor
load
Prior art date
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Pending
Application number
JP7027684U
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English (en)
Inventor
国米　基宏
Original Assignee
株式会社日立製作所
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Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の差動増幅回路の回路図、第２図は本考案
の実施例を示す差動増幅回路の回路図である。　 １３〜１７・・・端子、１８〜３１・・・絶縁ゲート型
電界効果トランジスタ、３２．３３・・・定電流源。

Claims (4)

    【実用新案登録請求の範囲】
  1. （１）１対の入力差動トランジスタと該トランジスタの
    ドレインに接続された負荷およびこの入力差動トランジ
    スタ吉負荷に対してコンプリメンタリ−な入力差動トラ
    ンジスタと負荷を有し、上記差動入力段の差動出力をリ
    ースズカ信号とすべくゲート接地された２対のコンプリ
    メンタリ−なカスコード段を備えた差動増幅回路であっ
    て、上記２対の入力差動トランジスタの差動入力が互い
    に接続された１対の差動入力端子を有し、上記２対のカ
    スコード段出力が互いに接続された１対の差動出力を持
    つことを特徴とする動増幅回路。
  2. （２）入力差動段に接続される負荷を、カレントミラニ
    を構成するアクティブ負荷トランジスタで構成すること
    を特徴とする実用新案登録請求の範囲第１項記載の差動
    増幅回路。
  3. （３）トランジスタを絶縁ゲート型電界効果トランジス
    タで構成することを特徴とする÷用新案登録請求の範囲
    第２項記載の差動増幅回路。
  4. （４）カスコード段トランジスタのゲートバイアス電圧
    を、一方のカスコード段出力電圧によって与えることを
    特徴とする実用新案登録請求の範囲第３項記載の差動増
    幅回路。
JP7027684U 1984-05-16 1984-05-16 差動増幅回路 Pending JPS60184314U (ja)

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JP7027684U JPS60184314U (ja) 1984-05-16 1984-05-16 差動増幅回路

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JPS60184314U true JPS60184314U (ja) 1985-12-06

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ID=30606711

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11505091A (ja) * 1995-05-12 1999-05-11 アナログ・デバイセス・インコーポレーテッド 均衡型二重折返しカスコード演算増幅器
JP2011239103A (ja) * 2010-05-07 2011-11-24 Seiko Instruments Inc 差動増幅回路

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Publication number Priority date Publication date Assignee Title
JPH11505091A (ja) * 1995-05-12 1999-05-11 アナログ・デバイセス・インコーポレーテッド 均衡型二重折返しカスコード演算増幅器
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