JPH02253708A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH02253708A JPH02253708A JP1076192A JP7619289A JPH02253708A JP H02253708 A JPH02253708 A JP H02253708A JP 1076192 A JP1076192 A JP 1076192A JP 7619289 A JP7619289 A JP 7619289A JP H02253708 A JPH02253708 A JP H02253708A
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- 229910003460 diamond Inorganic materials 0.000 description 5
- 239000010432 diamond Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
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- 238000009966 trimming Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は演算増幅器に関し、更に詳しくはオフセットと
その温度ドリフトを小さくすることができる高精度の演
算増幅器に関する。
その温度ドリフトを小さくすることができる高精度の演
算増幅器に関する。
（従来の技術）
第２図は一般的な１段の演算増幅器（ＯＰアンプともい
う）の回路例を示す図である。この演算増幅器は、＋と
−の入力を受ける差動人力部１と、該差動入力部１の差
動出力を受けるゲインステージ部２及び該ゲインステー
ジ部２の出力を受けるダイアモンドバッファ部３とで構
成されている。
う）の回路例を示す図である。この演算増幅器は、＋と
−の入力を受ける差動人力部１と、該差動入力部１の差
動出力を受けるゲインステージ部２及び該ゲインステー
ジ部２の出力を受けるダイアモンドバッファ部３とで構
成されている。
差動人力部１は、トランジスタＱｌ、Ｑ２、これらトラ
ンジスタＱｌ、Ｑ２に一定の電流値を与える電流源Ｃ８
２，ＣＳ３及びトランジスタＱｌ。
ンジスタＱｌ、Ｑ２に一定の電流値を与える電流源Ｃ８
２，ＣＳ３及びトランジスタＱｌ。
Ｑ２の出力を共通に受ける電流源ＣＳＩより構成されて
いる。
いる。
ゲインステージ部２は、差動人力部１の出力を差動で受
けるトランジスタＱ３．Ｑ４、トランジスタＱ３．Ｑ４
の出力を受けるカレントミラー回路より構成されている
。該カレントミラー回路は、トランジスタＱ５〜Ｑ７で
構成されている。トランジスタＱ３のコレクタはトラン
ジスタＱ７のコレクタに接続され、トランジスタＱ４の
コレクタはトランジスタＱ５のコレクタに接続されてい
る。
けるトランジスタＱ３．Ｑ４、トランジスタＱ３．Ｑ４
の出力を受けるカレントミラー回路より構成されている
。該カレントミラー回路は、トランジスタＱ５〜Ｑ７で
構成されている。トランジスタＱ３のコレクタはトラン
ジスタＱ７のコレクタに接続され、トランジスタＱ４の
コレクタはトランジスタＱ５のコレクタに接続されてい
る。
トランジスタＱ６．Ｑ７のエミッタには、それぞれ抵抗
Ｒ１，Ｒ２が接続され、これら抵抗の他端はグラウンド
に接地されている。Ｃ１はトランジスタＱ４とＱ５の接
続点とグラウンド間に接続された位相補償用のコンデン
サである。また、トランジスタＱ３．Ｑ４のベースには
バイアス電圧ＶＢが与えられている。
Ｒ１，Ｒ２が接続され、これら抵抗の他端はグラウンド
に接地されている。Ｃ１はトランジスタＱ４とＱ５の接
続点とグラウンド間に接続された位相補償用のコンデン
サである。また、トランジスタＱ３．Ｑ４のベースには
バイアス電圧ＶＢが与えられている。
ダイアモンドバッファ部３は、トランジスタＱ８〜Ｑｌ
ｌ及び電流源ＣＳ４．Ｃ８５より構成されている。ゲイ
ンステージ部２のシングル出力を受けるトランジスタＱ
８はそのエミッタが電流源Ｃ８４と接続され、該電流源
Ｃ８４の他端はグラウンドに接地されている。前記トラ
ンジスタＱ８とトランジスタＱ９のベースは共通化され
ている。
ｌ及び電流源ＣＳ４．Ｃ８５より構成されている。ゲイ
ンステージ部２のシングル出力を受けるトランジスタＱ
８はそのエミッタが電流源Ｃ８４と接続され、該電流源
Ｃ８４の他端はグラウンドに接地されている。前記トラ
ンジスタＱ８とトランジスタＱ９のベースは共通化され
ている。
トランジスタＱ９のエミッタには電流源Ｃ３５が直列接
続されており、電流源Ｃ８５の他端は電源に接続されて
いる。トランジスタＱＩＯとＱｌｌはコンプリメンタリ
回路を構成しており、Ｑ１０のベースにはＱ９のエミッ
タが、ＱｌｌのベースにはＱ８のエミッタがそれぞれ接
続されている。
続されており、電流源Ｃ８５の他端は電源に接続されて
いる。トランジスタＱＩＯとＱｌｌはコンプリメンタリ
回路を構成しており、Ｑ１０のベースにはＱ９のエミッ
タが、ＱｌｌのベースにはＱ８のエミッタがそれぞれ接
続されている。
そして、トランジスタＱＩＯ，Ｑｌｌの共通接続点が出
力（ＯＵＴ）端子となっている。
力（ＯＵＴ）端子となっている。
このように構成された回路において、差動人力は差動入
力部１の人力部に入り、該差動人力部１の出力は、ゲイ
ンステージ部２に差動で与えられる。該ゲインステージ
部２は、差動人力を増幅すると共に、シングル出力の信
号に変換し、ダイアモンドバッファ部３に送る。ダイア
モンドバッファ部３は、入力された信号に応じて電流増
幅を行い、出力端子に出力している。
力部１の人力部に入り、該差動人力部１の出力は、ゲイ
ンステージ部２に差動で与えられる。該ゲインステージ
部２は、差動人力を増幅すると共に、シングル出力の信
号に変換し、ダイアモンドバッファ部３に送る。ダイア
モンドバッファ部３は、入力された信号に応じて電流増
幅を行い、出力端子に出力している。
（発明が解決しようとする課題）
前述した従来回路においては、ゲインステージ部２にお
いて、トランジスタＱ３．Ｑ４のコレクタ・ベース間電
圧ＶＣ８が異なっているため、これらトランジスタを流
れる差動電流に誤差を生じる。
いて、トランジスタＱ３．Ｑ４のコレクタ・ベース間電
圧ＶＣ８が異なっているため、これらトランジスタを流
れる差動電流に誤差を生じる。
この誤差は、シングルエンド信号のオフセットとなって
現れる。ダイアモンドバッファ部３は、このオフセット
が含まれた信号により駆動される結果、出力オフセット
として現れる。また、このオフセットによる温度ドリフ
トも悪化してしまうという不具合があった。
現れる。ダイアモンドバッファ部３は、このオフセット
が含まれた信号により駆動される結果、出力オフセット
として現れる。また、このオフセットによる温度ドリフ
トも悪化してしまうという不具合があった。
本発明はこのような課題に鑑みてなされたものであって
、その目的はオフセット及び温度ドリフトの小さい演算
増幅器を実現することにある。
、その目的はオフセット及び温度ドリフトの小さい演算
増幅器を実現することにある。
（課題を解決するための手段）
前記した課題を解決する本発明は、差動入力回路出力を
受けるカスコードトランジスタ回路と、該カスコードト
ランジスタ回路の一方の出力を受けて電流増幅を行う第
１のカレントミラー回路と、前記カスコードトランジス
タ回路の他方の出力を受ける第２のカレントミラー回路
と、該第２のカレントミラー回路の一方の出力を受ける
電流源とにより構成され、前記第２のカレントミラー回
路の他方の出力を第１のカレントミラー回路の駆動信号
としたことを特徴としている。
受けるカスコードトランジスタ回路と、該カスコードト
ランジスタ回路の一方の出力を受けて電流増幅を行う第
１のカレントミラー回路と、前記カスコードトランジス
タ回路の他方の出力を受ける第２のカレントミラー回路
と、該第２のカレントミラー回路の一方の出力を受ける
電流源とにより構成され、前記第２のカレントミラー回
路の他方の出力を第１のカレントミラー回路の駆動信号
としたことを特徴としている。
（作用）
ゲインステージ（カスコード・トランジスタ回路）を構
成するトランジスタのＶＣＩＩの相違を第２のミラー回
路で補償すると共に、この第２のカレントミラー回路を
挿入したことによる電流誤差を電流源を用いて補償する
。このようにして、本発明によればオフセット及び温度
ドリフトの小さい演算増幅器を実現することができる。
成するトランジスタのＶＣＩＩの相違を第２のミラー回
路で補償すると共に、この第２のカレントミラー回路を
挿入したことによる電流誤差を電流源を用いて補償する
。このようにして、本発明によればオフセット及び温度
ドリフトの小さい演算増幅器を実現することができる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す電気回路図である。図
において、１１は差動入力回路（図示せず）出力を受け
るカスコード・トランジスタ回路である。差動入力回路
としては、例えば第２図の１に示すような回路が用いら
れる。１２は該カスコードトランジスタ回路１１の一方
の出力を受けて電流増幅を行う第１のカレントミラー回
路、１３は前記カスコードトランジスタ回路１１の他方
の出力を受ける第２のカレントミラー回路である。第１
のカレントミラー回路１２は電流増幅を行うゲインステ
ージ部を構成している。１４は前記第２のカレントミラ
ー回路１３の一方の出力を受ける電流源である。前記第
２のカレントミラー回路１３の他方の出力は第１のカレ
ントミラー回ｖ８１２を駆動するようになっている。
において、１１は差動入力回路（図示せず）出力を受け
るカスコード・トランジスタ回路である。差動入力回路
としては、例えば第２図の１に示すような回路が用いら
れる。１２は該カスコードトランジスタ回路１１の一方
の出力を受けて電流増幅を行う第１のカレントミラー回
路、１３は前記カスコードトランジスタ回路１１の他方
の出力を受ける第２のカレントミラー回路である。第１
のカレントミラー回路１２は電流増幅を行うゲインステ
ージ部を構成している。１４は前記第２のカレントミラ
ー回路１３の一方の出力を受ける電流源である。前記第
２のカレントミラー回路１３の他方の出力は第１のカレ
ントミラー回ｖ８１２を駆動するようになっている。
カスコード・トランジスタ回路１１は、トランジスタＱ
１１．Ｑ１２、抵抗Ｒ１１〜Ｒ１４で構成されている。
１１．Ｑ１２、抵抗Ｒ１１〜Ｒ１４で構成されている。
トラジスタＱｌｌのエミッタには一方の入力ＩＮＩが、
トランジスタＱ１２のエミッタには他方の入力ＩＮ２が
それぞれ入力されている。また、トランジスタＱｌｌの
エミッタには抵抗Ｒ１１，Ｒ１２の直列回路が接続され
、トランジスタＱ１２のエミッタには抵抗Ｒ１３，Ｒ１
４の直列回路が接続されている。これら抵抗直列回路の
他方は電源ｖＣＣに接続されている。
トランジスタＱ１２のエミッタには他方の入力ＩＮ２が
それぞれ入力されている。また、トランジスタＱｌｌの
エミッタには抵抗Ｒ１１，Ｒ１２の直列回路が接続され
、トランジスタＱ１２のエミッタには抵抗Ｒ１３，Ｒ１
４の直列回路が接続されている。これら抵抗直列回路の
他方は電源ｖＣＣに接続されている。
また、抵抗Ｒ１１，Ｒ１２の接続点及び抵抗Ｒ１３、Ｒ
１４の接続点は、それぞれオフセット電圧トリミング用
電圧の十入力端子ＴＩ、 −入力端子Ｔ２となっている
。更にトランジスタＱ１１゜Ｑ１２のベースには共通バ
イアス電位ｖＰが与えられている。
１４の接続点は、それぞれオフセット電圧トリミング用
電圧の十入力端子ＴＩ、 −入力端子Ｔ２となっている
。更にトランジスタＱ１１゜Ｑ１２のベースには共通バ
イアス電位ｖＰが与えられている。
第１のカレントミラー回路１２は、カレントミラーを構
成するトランジスタＱ１３〜Ｑ１５及びＱ１４．Ｑ１５
のエミッタと電源ＶＥＥ間に接続される抵抗Ｒ１６，Ｒ
１７より構成されている。
成するトランジスタＱ１３〜Ｑ１５及びＱ１４．Ｑ１５
のエミッタと電源ＶＥＥ間に接続される抵抗Ｒ１６，Ｒ
１７より構成されている。
第２のカレントミラー回路１３は、トランジスタＱ１６
〜Ｑ１８より構成されている。トランジスタＱ１６のエ
ミッタはグラウンドに接地され、トランジスタＱ１７の
エミッタはカスコード・トランジスタ回路１１内のトラ
ンジスタＱｌｌのコレクタと接続されている。
〜Ｑ１８より構成されている。トランジスタＱ１６のエ
ミッタはグラウンドに接地され、トランジスタＱ１７の
エミッタはカスコード・トランジスタ回路１１内のトラ
ンジスタＱｌｌのコレクタと接続されている。
電流源１４は、トランジスタＱ１９及び該トランジスタ
Ｑ１９のエミッタと電源ＶＥＥ間に接続される抵抗Ｒ１
５より構成されている。トランジスタＱ１９のベースに
はバイアス電圧ＶＭが与えられている。このように構成
された回路の動作を説明すれば、以下のとおりである。
Ｑ１９のエミッタと電源ＶＥＥ間に接続される抵抗Ｒ１
５より構成されている。トランジスタＱ１９のベースに
はバイアス電圧ＶＭが与えられている。このように構成
された回路の動作を説明すれば、以下のとおりである。
入力端子からの差動入力信号ＩＮＩ、ＩＮ２はカスコー
ド・トランジスタ回路１１に入る。このカスコード・ト
ランジスタ回路１１のトランジスタＱ１２からの出力は
、第１のカレントミラー回路１２に入り、電流増幅され
、出力ＯＵＴとなる。
ド・トランジスタ回路１１に入る。このカスコード・ト
ランジスタ回路１１のトランジスタＱ１２からの出力は
、第１のカレントミラー回路１２に入り、電流増幅され
、出力ＯＵＴとなる。
一方、カスコード・トランジスタ回路１１のトランジス
タＱｌｌの出力は第２のカレントミラー回路１３に入っ
ている。
タＱｌｌの出力は第２のカレントミラー回路１３に入っ
ている。
ここで、本発明に係わる第２のカレントミラー回路１３
は、カスコード・トランジスタ回路のトランジスタＱｌ
ｌ、Ｑ１２のコレクタ・ベース電圧ＶＣＢを同じにする
ように働く。カレントミラー回路は、その構成するトラ
ンジスタのエミッタ電位は等しくなるという性質がある
。第２のカレントミラー回路１３内において、トランジ
スタＱ１６のエミッタは接地されているので、トランジ
スタＱ１７のエミッタの電位も接地電位（Ｏｖ）に等し
くなる。
は、カスコード・トランジスタ回路のトランジスタＱｌ
ｌ、Ｑ１２のコレクタ・ベース電圧ＶＣＢを同じにする
ように働く。カレントミラー回路は、その構成するトラ
ンジスタのエミッタ電位は等しくなるという性質がある
。第２のカレントミラー回路１３内において、トランジ
スタＱ１６のエミッタは接地されているので、トランジ
スタＱ１７のエミッタの電位も接地電位（Ｏｖ）に等し
くなる。
この結果、トランジスタＱｌｌのコレクタも接地電位と
なり、出力ＯＵＴがＯｖ時には、トランジスタＱｌｌ、
Ｑ１２のＶＣＢが等しくなる。従って、この時にはカス
コード・トランジスタ回路１１のトラジスタＱｌｌ、Ｑ
１２のＶＣＢが等しくなり、電流誤差がなくなる。電流
誤差がなくなる結果、オフセット及び温度ドリフトがな
くなる。
なり、出力ＯＵＴがＯｖ時には、トランジスタＱｌｌ、
Ｑ１２のＶＣＢが等しくなる。従って、この時にはカス
コード・トランジスタ回路１１のトラジスタＱｌｌ、Ｑ
１２のＶＣＢが等しくなり、電流誤差がなくなる。電流
誤差がなくなる結果、オフセット及び温度ドリフトがな
くなる。
なお、第２のカレントミラー回路１３を回路に組み入れ
たことによる影響は、電流源１４により除去することが
できる。第２のカレントミラー回路１３を回路に組み入
れたことによる影響を除去するには、トランジスタＱ１
６のベース電流と、トランジスタＱ１８のベース電流が
除去できればよい。電流源１４に流す電流を、トランジ
スタＱ１４を流れる電流と等しくなるようにする。この
結果、トランジスタＱ１６とトランジスタ０１８を流れ
るベース電流を等しくすることができ、これら両型流を
キャンセルすることができる。
たことによる影響は、電流源１４により除去することが
できる。第２のカレントミラー回路１３を回路に組み入
れたことによる影響を除去するには、トランジスタＱ１
６のベース電流と、トランジスタＱ１８のベース電流が
除去できればよい。電流源１４に流す電流を、トランジ
スタＱ１４を流れる電流と等しくなるようにする。この
結果、トランジスタＱ１６とトランジスタ０１８を流れ
るベース電流を等しくすることができ、これら両型流を
キャンセルすることができる。
（発明の効果）
以上、詳細に説明したように、本発明によればカレント
ミラー回路と電流源をゲインステージ部に組込むことに
より、カスコード拳トランジスタ回路のベース・コレク
タ間の電圧ＶＣＢの差によって発生する電流誤差を無く
すことができるので、オフセット及び温度ドリフトの小
さい演算増幅器を実現することができる。
ミラー回路と電流源をゲインステージ部に組込むことに
より、カスコード拳トランジスタ回路のベース・コレク
タ間の電圧ＶＣＢの差によって発生する電流誤差を無く
すことができるので、オフセット及び温度ドリフトの小
さい演算増幅器を実現することができる。
第１図は本発明の一実施例を示す電気回路図、第２図は
一般的な１段の演算増幅器の回路例を示す図である。 １１・・・カスコード・ トランジスタ回路 角等 図 １２・・・第１のカレントミラー回路 −＋彎＋−−−−――――−―−−−―−―−−・−＋
――−１３・・・第２のカレントミラー回路 １４・・・電流源
一般的な１段の演算増幅器の回路例を示す図である。 １１・・・カスコード・ トランジスタ回路 角等 図 １２・・・第１のカレントミラー回路 −＋彎＋−−−−――――−―−−−―−―−−・−＋
――−１３・・・第２のカレントミラー回路 １４・・・電流源
Claims (1)
- 差動入力回路出力を受けるカスコードトランジスタ回
路と、該カスコードトランジスタ回路の一方の出力を受
けて電流増幅を行う第１のカレントミラー回路と、前記
カスコードトランジスタ回路の他方の出力を受ける第２
のカレントミラー回路と、該第２のカレントミラー回路
の一方の出力を受ける電流源とにより構成され、前記第
２のカレントミラー回路の他方の出力を第１のカレント
ミラー回路の駆動信号としたことを特徴する演算増幅器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076192A JPH02253708A (ja) | 1989-03-28 | 1989-03-28 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076192A JPH02253708A (ja) | 1989-03-28 | 1989-03-28 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253708A true JPH02253708A (ja) | 1990-10-12 |
Family
ID=13598275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076192A Pending JPH02253708A (ja) | 1989-03-28 | 1989-03-28 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253708A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (ja) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | 均衡型二重折返しカスコード演算増幅器 |
| KR100618786B1 (ko) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | 전류원을 사용하는 전류증폭장치 |
| JP2012010187A (ja) * | 2010-06-25 | 2012-01-12 | Sumitomo Electric Ind Ltd | 増幅回路 |
-
1989
- 1989-03-28 JP JP1076192A patent/JPH02253708A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (ja) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | 均衡型二重折返しカスコード演算増幅器 |
| KR100618786B1 (ko) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | 전류원을 사용하는 전류증폭장치 |
| JP2012010187A (ja) * | 2010-06-25 | 2012-01-12 | Sumitomo Electric Ind Ltd | 増幅回路 |
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