JPH05275942A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH05275942A JPH05275942A JP4067203A JP6720392A JPH05275942A JP H05275942 A JPH05275942 A JP H05275942A JP 4067203 A JP4067203 A JP 4067203A JP 6720392 A JP6720392 A JP 6720392A JP H05275942 A JPH05275942 A JP H05275942A
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Abstract
(57)【要約】
【目的】 同相電圧基準値を正確に設定でき、しかもＤ
Ｃ特性を向上させることができる差動増幅回路を提供す
ることを目的としている。 【構成】 正入力と負入力を受ける差動増幅部と、該差
動増幅部の正，負それぞれの出力を受ける中間増幅部
と、これら中間増幅部の各出力を受けるバッファとで構
成される差動増幅回路において、前記バッファの出力を
分圧する抵抗分圧回と、この抵抗分圧回路から差動信号
を取り出して前記中間増幅部の各入力部にフィードバッ
クする差動フィードバック回路と、同じく前記抵抗分圧
回路から同相信号を取り出し、この同相信号と外部から
設定される出力同相電圧基準値を前記中間増幅部の各入
力部にフィードバックする同相フィードバック回路とを
設けて構成する。
Ｃ特性を向上させることができる差動増幅回路を提供す
ることを目的としている。 【構成】 正入力と負入力を受ける差動増幅部と、該差
動増幅部の正，負それぞれの出力を受ける中間増幅部
と、これら中間増幅部の各出力を受けるバッファとで構
成される差動増幅回路において、前記バッファの出力を
分圧する抵抗分圧回と、この抵抗分圧回路から差動信号
を取り出して前記中間増幅部の各入力部にフィードバッ
クする差動フィードバック回路と、同じく前記抵抗分圧
回路から同相信号を取り出し、この同相信号と外部から
設定される出力同相電圧基準値を前記中間増幅部の各入
力部にフィードバックする同相フィードバック回路とを
設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、更
に詳しくは差動増幅回路の特性改良に関する。
に詳しくは差動増幅回路の特性改良に関する。
【０００２】
【従来の技術】差動増幅回路は、差動の入力の差分を出
力するオペアンプであり、正入力と負入力とを持ち、そ
れぞれの入力特性が同じであることから、周波数特性が
よいので、高周波回路に用いられる。図３は、差動増幅
回路の概念図である。ＶＩ＋は正入力、ＶＩ−は負入
力、ＶＯ＋は正出力、ＶＯ−は負出力である。回路のゲ
インをＡとすると、出力ＶＯ＋，ＶＯ−はそれぞれ次式
で表される。
力するオペアンプであり、正入力と負入力とを持ち、そ
れぞれの入力特性が同じであることから、周波数特性が
よいので、高周波回路に用いられる。図３は、差動増幅
回路の概念図である。ＶＩ＋は正入力、ＶＩ−は負入
力、ＶＯ＋は正出力、ＶＯ−は負出力である。回路のゲ
インをＡとすると、出力ＶＯ＋，ＶＯ−はそれぞれ次式
で表される。
【０００３】 ＶＯ＋＝Ａ（（ＶＩ＋）−（ＶＩ−）） ＶＯ−＝−Ａ（（ＶＩ＋）−（ＶＩ−）） 図に示す出力同相電圧基準値は、入力信号が０の時の出
力直流電位を定めるものである。例えば、図４において
電源電圧が＋Ｖｃｃ（正）とＶｅｅ（負）で表されるも
のとする。そして、正の電源電圧Ｖｃｃのレンジが負の
電源電圧Ｖｅｅのレンジよりも狭いものとする。信号が
０Ｖを基準に動作すると、正側の信号がこのままでは飽
和するおそれがある。そこで、入力信号が０の時の、直
流基準値を負の電源電圧Ｖｅｅ側にシフト（図のＬ１ラ
イン）して、正の信号と負の信号とのバランスをとるよ
うになっている。
力直流電位を定めるものである。例えば、図４において
電源電圧が＋Ｖｃｃ（正）とＶｅｅ（負）で表されるも
のとする。そして、正の電源電圧Ｖｃｃのレンジが負の
電源電圧Ｖｅｅのレンジよりも狭いものとする。信号が
０Ｖを基準に動作すると、正側の信号がこのままでは飽
和するおそれがある。そこで、入力信号が０の時の、直
流基準値を負の電源電圧Ｖｅｅ側にシフト（図のＬ１ラ
イン）して、正の信号と負の信号とのバランスをとるよ
うになっている。
【０００４】図５は従来の差動増幅回路の構成例を示す
図である。トランジスタＱ１，Ｑ２，Ｑ７，Ｑ８及び抵
抗Ｒ１〜Ｒ６とで入力段の差動増幅器を構成している。
Ｑ１とＱ２のエミッタに接続されている抵抗Ｒ３とＲ４
はゲインを決めるためのもので、外部に引き出された端
子Ｇ１Ａ，Ｇ１Ｂ間又はＧ２Ａ，Ｇ２Ｂ間のいずれか一
方を接続することで回路のゲインを変えることができ
る。
図である。トランジスタＱ１，Ｑ２，Ｑ７，Ｑ８及び抵
抗Ｒ１〜Ｒ６とで入力段の差動増幅器を構成している。
Ｑ１とＱ２のエミッタに接続されている抵抗Ｒ３とＲ４
はゲインを決めるためのもので、外部に引き出された端
子Ｇ１Ａ，Ｇ１Ｂ間又はＧ２Ａ，Ｇ２Ｂ間のいずれか一
方を接続することで回路のゲインを変えることができ
る。
【０００５】Ｑ７，Ｑ８は定電流源を構成するトランジ
スタである。基本となる電流は、トランジスタＱ９に流
れ、カレントミラー効果により共通ベースが接続されて
いるトランジスタＱ７，Ｑ８，Ｑ１０，Ｑ１２にはＱ９
と同じ電流が流れる。入力段差動増幅器の出力は次段
（２段目）の差動増幅器に入る。この差動増幅器は、ト
ランジスタＱ３，Ｑ４，Ｑ１０及び抵抗Ｒ９，Ｒ１０，
Ｒ１３より構成されている。
スタである。基本となる電流は、トランジスタＱ９に流
れ、カレントミラー効果により共通ベースが接続されて
いるトランジスタＱ７，Ｑ８，Ｑ１０，Ｑ１２にはＱ９
と同じ電流が流れる。入力段差動増幅器の出力は次段
（２段目）の差動増幅器に入る。この差動増幅器は、ト
ランジスタＱ３，Ｑ４，Ｑ１０及び抵抗Ｒ９，Ｒ１０，
Ｒ１３より構成されている。
【０００６】２段目の差動増幅器の出力は、出力段回路
に入る。出力段回路は、トランジスタＱ５，Ｑ６，Ｑ１
１，Ｑ１２及びゲインを決める帰還抵抗Ｒ１１，Ｒ１２
とで構成されている。このように、構成された回路の動
作は、図３に示した回路と同じである。つまり、入力端
子１，２から入力されるそれぞれの信号の差分にあるゲ
インをかけた信号が出力端子１，２から出力される。出
力端子１，２から出力される信号の位相は互いに１８０
°異なったものとなる。
に入る。出力段回路は、トランジスタＱ５，Ｑ６，Ｑ１
１，Ｑ１２及びゲインを決める帰還抵抗Ｒ１１，Ｒ１２
とで構成されている。このように、構成された回路の動
作は、図３に示した回路と同じである。つまり、入力端
子１，２から入力されるそれぞれの信号の差分にあるゲ
インをかけた信号が出力端子１，２から出力される。出
力端子１，２から出力される信号の位相は互いに１８０
°異なったものとなる。
【０００７】
【発明が解決しようとする課題】前述した従来の差動増
幅回路では、回路全体としてフィードバックがかかって
いないので、差動入力回路のゲインエラー，リニアリテ
ィエラーがそのまま出力に現れてしまう。また、出力同
相電圧は、電源電圧Ｖ＋とトランジスタＱ５，Ｑ６のベ
ース・エミッタ間電圧Ｖｂｅに応じて変動するため、同
相電圧の温度係数が大きく、電源電圧除去比（ＰＳＲ
Ｒ）も悪い。更に、出力同相電圧基準値を外部から正確
に設定することができないという問題があった。このた
め、用途はビデオ信号用等，ＤＣ精度があまり問題とな
らない用途に限られていた。
幅回路では、回路全体としてフィードバックがかかって
いないので、差動入力回路のゲインエラー，リニアリテ
ィエラーがそのまま出力に現れてしまう。また、出力同
相電圧は、電源電圧Ｖ＋とトランジスタＱ５，Ｑ６のベ
ース・エミッタ間電圧Ｖｂｅに応じて変動するため、同
相電圧の温度係数が大きく、電源電圧除去比（ＰＳＲ
Ｒ）も悪い。更に、出力同相電圧基準値を外部から正確
に設定することができないという問題があった。このた
め、用途はビデオ信号用等，ＤＣ精度があまり問題とな
らない用途に限られていた。
【０００８】本発明はこのような課題に鑑みてなされた
ものであって、同相電圧基準値を正確に設定でき、しか
もＤＣ特性を向上させることができる差動増幅回路を提
供することを目的としている。
ものであって、同相電圧基準値を正確に設定でき、しか
もＤＣ特性を向上させることができる差動増幅回路を提
供することを目的としている。
【０００９】
【課題を解決するための手段】前記した課題を解決する
解決する本発明は、正入力と負入力を受ける差動増幅部
と、該差動増幅部の正，負それぞれの出力を受ける中間
増幅部と、これら中間増幅部の各出力を受けるバッファ
とで構成される差動増幅回路において、前記バッファの
出力を分圧する抵抗分圧回路と、この抵抗分圧回路から
差動信号を取り出して前記増幅部の各入力部にフィード
バックする差動フィードバック回路と、同じく前記抵抗
分圧回路から同相信号を取り出し、この同相信号と外部
から設定される出力同相電圧基準値を前記増幅部の各入
力部にフィードバックする同相フィードバック回路とを
設けたことを特徴としている。
解決する本発明は、正入力と負入力を受ける差動増幅部
と、該差動増幅部の正，負それぞれの出力を受ける中間
増幅部と、これら中間増幅部の各出力を受けるバッファ
とで構成される差動増幅回路において、前記バッファの
出力を分圧する抵抗分圧回路と、この抵抗分圧回路から
差動信号を取り出して前記増幅部の各入力部にフィード
バックする差動フィードバック回路と、同じく前記抵抗
分圧回路から同相信号を取り出し、この同相信号と外部
から設定される出力同相電圧基準値を前記増幅部の各入
力部にフィードバックする同相フィードバック回路とを
設けたことを特徴としている。
【００１０】
【作用】出力段に構成された抵抗分圧回路から、差動信
号と同相信号を取り出して、中間増幅部の入力部にフィ
ードバックするようにした。これにより、入力段差動増
幅部のＤＣエラーは、差動フィードバック回路でキャン
セルされ、ＤＣ特性が向上する。また、同相フィードバ
ック回路に出力同相電圧基準値を入力することにより、
出力同相電圧基準値を正確に決めることができるように
なる。
号と同相信号を取り出して、中間増幅部の入力部にフィ
ードバックするようにした。これにより、入力段差動増
幅部のＤＣエラーは、差動フィードバック回路でキャン
セルされ、ＤＣ特性が向上する。また、同相フィードバ
ック回路に出力同相電圧基準値を入力することにより、
出力同相電圧基準値を正確に決めることができるように
なる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の原理ブロック図である。図
において、１は正入力ＶＩ＋と負入力ＶＩ−を受ける入
力段の差動増幅部、２，３は該差動増幅部１の正，負そ
れぞれの出力を受ける中間増幅部、４，５はこれら中間
増幅部２，３の各出力を受けるバッファである。これら
差動増幅部１，中間増幅部２，３及びバッファ４，５と
で通常の差動増幅回路を構成している。差動増幅部１
は、通常の電圧／電流変換方式のものである。そして、
各バッファ４，５から差動増幅回路としての出力を取り
出している。つまり、バッファ４から正出力ＶＯ＋を、
バッファ５から負出力ＶＯ−をそれぞれ取り出してい
る。
に説明する。図１は本発明の原理ブロック図である。図
において、１は正入力ＶＩ＋と負入力ＶＩ−を受ける入
力段の差動増幅部、２，３は該差動増幅部１の正，負そ
れぞれの出力を受ける中間増幅部、４，５はこれら中間
増幅部２，３の各出力を受けるバッファである。これら
差動増幅部１，中間増幅部２，３及びバッファ４，５と
で通常の差動増幅回路を構成している。差動増幅部１
は、通常の電圧／電流変換方式のものである。そして、
各バッファ４，５から差動増幅回路としての出力を取り
出している。つまり、バッファ４から正出力ＶＯ＋を、
バッファ５から負出力ＶＯ−をそれぞれ取り出してい
る。
【００１２】８は前記バッファ４，５の出力段に設けら
れた抵抗分圧回路である。この抵抗分圧回路８は、抵抗
Ｒ２１〜Ｒ２４とで構成されている。抵抗Ｒ２１とＲ２
２との値は等しく、また抵抗Ｒ２３とＲ２４の値も等し
い。つまり、Ｒ２１＝Ｒ２２，Ｒ２３＝Ｒ２４である。
６は抵抗分圧回路８から差動信号を取り出して前記中間
増幅部２，３の各入力部Ａ，Ｂにフィードバックする差
動フィードバック回路、７は同じく前記抵抗分圧回路８
から同相信号を取り出し、この同相信号と外部から設定
される出力同相電圧基準値を前記中間増幅部の各入力部
Ａ，Ｂにフィードバックする同相フィードバック回路で
ある。
れた抵抗分圧回路である。この抵抗分圧回路８は、抵抗
Ｒ２１〜Ｒ２４とで構成されている。抵抗Ｒ２１とＲ２
２との値は等しく、また抵抗Ｒ２３とＲ２４の値も等し
い。つまり、Ｒ２１＝Ｒ２２，Ｒ２３＝Ｒ２４である。
６は抵抗分圧回路８から差動信号を取り出して前記中間
増幅部２，３の各入力部Ａ，Ｂにフィードバックする差
動フィードバック回路、７は同じく前記抵抗分圧回路８
から同相信号を取り出し、この同相信号と外部から設定
される出力同相電圧基準値を前記中間増幅部の各入力部
Ａ，Ｂにフィードバックする同相フィードバック回路で
ある。
【００１３】抵抗Ｒ２１とＲ２３の接続点とＲ２２とＲ
２４の接続点の電位が差動フィードバック回路６に入力
されており、抵抗Ｒ２３とＲ２４の接続点の電位は同相
フィードバック回路７に入力されている。差動フィード
バック回路６の出力は、中間増幅部２，３の入力部Ａ，
Ｂにフィードバックされ、同相フィードバック回路７の
出力は、同じく中間増幅部２，３の入力部Ａ，Ｂにフィ
ードバックされている。差動フィードバック回路６に
は、入力段の差動増幅部１と同じ回路を用いている。
２４の接続点の電位が差動フィードバック回路６に入力
されており、抵抗Ｒ２３とＲ２４の接続点の電位は同相
フィードバック回路７に入力されている。差動フィード
バック回路６の出力は、中間増幅部２，３の入力部Ａ，
Ｂにフィードバックされ、同相フィードバック回路７の
出力は、同じく中間増幅部２，３の入力部Ａ，Ｂにフィ
ードバックされている。差動フィードバック回路６に
は、入力段の差動増幅部１と同じ回路を用いている。
【００１４】図２は図１に示す原理ブロック図の具体的
構成例を示す回路図である。図１と同一のものは、同一
の符号を付して示す。図において、Ｉ１〜Ｉ１０は定電
流源である。差動増幅部１は、トランジスタＱ１１，Ｑ
１２，抵抗Ｒ３０及び定電流源Ｉ１，Ｉ２より構成され
ている。この差動増幅部１は、差動入力電圧に応じた差
動電流を出力する。
構成例を示す回路図である。図１と同一のものは、同一
の符号を付して示す。図において、Ｉ１〜Ｉ１０は定電
流源である。差動増幅部１は、トランジスタＱ１１，Ｑ
１２，抵抗Ｒ３０及び定電流源Ｉ１，Ｉ２より構成され
ている。この差動増幅部１は、差動入力電圧に応じた差
動電流を出力する。
【００１５】中間増幅部３は、トランジスタＱ１５，抵
抗Ｒ３１及び定電流源Ｉ５とで構成され、中間増幅部２
は、トランジスタＱ１６，抵抗Ｒ３２及び定電流源Ｉ６
とで構成されている。そして、図のＡ点，Ｂ点が図１に
示すと同じ中間増幅部２，３の入力部となっている。そ
して、これら中間増幅部２，３は折り返しカスコード型
となっており、Ｑ１５，Ｑ１６の共通ベースにバイアス
が設定されるようになっている。また、各トランジスタ
Ｑ１５とＱ１６の特性は等しく、抵抗Ｒ３１とＲ３２は
値が等しく、定電流源Ｉ５とＩ６も値が等しくなるよう
に構成されている。
抗Ｒ３１及び定電流源Ｉ５とで構成され、中間増幅部２
は、トランジスタＱ１６，抵抗Ｒ３２及び定電流源Ｉ６
とで構成されている。そして、図のＡ点，Ｂ点が図１に
示すと同じ中間増幅部２，３の入力部となっている。そ
して、これら中間増幅部２，３は折り返しカスコード型
となっており、Ｑ１５，Ｑ１６の共通ベースにバイアス
が設定されるようになっている。また、各トランジスタ
Ｑ１５とＱ１６の特性は等しく、抵抗Ｒ３１とＲ３２は
値が等しく、定電流源Ｉ５とＩ６も値が等しくなるよう
に構成されている。
【００１６】Ｑ１６のコレクタにはバッファ４が接続さ
れ、その出力は出力ＶＯ＋端子に接続されており、Ｑ１
５のコレクタにはバッファ５が接続され、その出力は出
力ＶＯ−端子に接続されている。抵抗分圧回路８を構成
する抵抗Ｒ２１〜Ｒ２４は、これら出力ＶＯ＋，ＶＯ−
端子間に直列に接続されている。そして、抵抗Ｒ２３と
Ｒ２４の接続点Ｃの電位が出力電圧同相分となってい
る。
れ、その出力は出力ＶＯ＋端子に接続されており、Ｑ１
５のコレクタにはバッファ５が接続され、その出力は出
力ＶＯ−端子に接続されている。抵抗分圧回路８を構成
する抵抗Ｒ２１〜Ｒ２４は、これら出力ＶＯ＋，ＶＯ−
端子間に直列に接続されている。そして、抵抗Ｒ２３と
Ｒ２４の接続点Ｃの電位が出力電圧同相分となってい
る。
【００１７】抵抗Ｒ２１とＲ２３との接続点の電位と、
抵抗Ｒ２４とＲ２２の接続点の電位はそれぞれ差動フィ
ードバック信号として差動フィードバック回路６に入っ
ている。また、中点Ｃの電位Ｖｃは同相フィードバック
信号として同相フィードバック回路７に入っている。
抵抗Ｒ２４とＲ２２の接続点の電位はそれぞれ差動フィ
ードバック信号として差動フィードバック回路６に入っ
ている。また、中点Ｃの電位Ｖｃは同相フィードバック
信号として同相フィードバック回路７に入っている。
【００１８】差動フィードバック回路６は、トランジス
タＱ１３，Ｑ１４，抵抗Ｒ３３及び定電流源Ｉ３，Ｉ４
とで構成されている。この構成は、入力段の差動増幅部
１と同じであり、各回路素子の値も同じであるものとす
る。即ち、Ｑ１１＝Ｑ１２＝Ｑ１３＝Ｑ１４及び抵抗Ｒ
３０＝Ｒ３３とする。そして、該差動フィードバック回
路６のトランジスタＱ１３，Ｑ１４のコレクタは、中間
増幅部２，３の入力部Ａ，Ｂにフィードバックされてい
る。
タＱ１３，Ｑ１４，抵抗Ｒ３３及び定電流源Ｉ３，Ｉ４
とで構成されている。この構成は、入力段の差動増幅部
１と同じであり、各回路素子の値も同じであるものとす
る。即ち、Ｑ１１＝Ｑ１２＝Ｑ１３＝Ｑ１４及び抵抗Ｒ
３０＝Ｒ３３とする。そして、該差動フィードバック回
路６のトランジスタＱ１３，Ｑ１４のコレクタは、中間
増幅部２，３の入力部Ａ，Ｂにフィードバックされてい
る。
【００１９】同相フィードバック回路７は、トランジス
タＱ１７〜Ｑ２０，抵抗Ｒ３４，Ｒ３５及び定電流源Ｉ
７〜Ｉ１０とで構成されている。これら回路で、２組の
差動増幅器を構成している。前記中点Ｃの電位はＱ１
７，Ｑ１８の共通ベースに接続されている。一方、トラ
ンジスタＱ１９，Ｑ２０の共通ベースには、出力同相電
圧基準値が入力されている。また、これら２組の差動増
幅器の片側の出力であるトランジスタＱ１７，Ｑ１８の
コレクタはそれぞれ中間増幅部２，３の入力部Ａ，Ｂに
フィードバックされている。このように構成された回路
の動作を説明すれば、以下のとおりである。
タＱ１７〜Ｑ２０，抵抗Ｒ３４，Ｒ３５及び定電流源Ｉ
７〜Ｉ１０とで構成されている。これら回路で、２組の
差動増幅器を構成している。前記中点Ｃの電位はＱ１
７，Ｑ１８の共通ベースに接続されている。一方、トラ
ンジスタＱ１９，Ｑ２０の共通ベースには、出力同相電
圧基準値が入力されている。また、これら２組の差動増
幅器の片側の出力であるトランジスタＱ１７，Ｑ１８の
コレクタはそれぞれ中間増幅部２，３の入力部Ａ，Ｂに
フィードバックされている。このように構成された回路
の動作を説明すれば、以下のとおりである。
【００２０】入力段差動増幅部１は、入力差動電圧Ｖｄ
1 を差動電流に変換する。これら差動電流は、続く中間
増幅部２，３に入る。トランジスタＱ１５，Ｑ１６はベ
ース接地として動作し、Ｑ１５，Ｑ１６のコレクタで差
動電流が電圧に変換される。この電圧は、バッファ４，
５を介して出力ＶＯ＋，ＶＯ−端子に接続され、出力さ
れる。
1 を差動電流に変換する。これら差動電流は、続く中間
増幅部２，３に入る。トランジスタＱ１５，Ｑ１６はベ
ース接地として動作し、Ｑ１５，Ｑ１６のコレクタで差
動電流が電圧に変換される。この電圧は、バッファ４，
５を介して出力ＶＯ＋，ＶＯ−端子に接続され、出力さ
れる。
【００２１】一方、バッファ４，５の差動出力は、抵抗
Ｒ２１〜Ｒ２４で分圧される。そして、Ｒ２１とＲ２３
の接続点の電位と、Ｒ２２とＲ２４の接続点の電位差Ｖ
ｄ2’は出力電圧の差動分であり、中点Ｃの電位は出力
電圧の同相分Ｖｃである。
Ｒ２１〜Ｒ２４で分圧される。そして、Ｒ２１とＲ２３
の接続点の電位と、Ｒ２２とＲ２４の接続点の電位差Ｖ
ｄ2’は出力電圧の差動分であり、中点Ｃの電位は出力
電圧の同相分Ｖｃである。
【００２２】出力電圧差動分は、差動フィードバック回
路６に入力される。該差動フィードバック回路６は、入
力段の差動増幅部１と同じ構成であり、出力差電圧を差
電流に変換する。この差動電流は、中間増幅部２，３の
Ｑ１５，Ｑ１６のエミッタの入力部Ａ，Ｂにフィードバ
ックされる。
路６に入力される。該差動フィードバック回路６は、入
力段の差動増幅部１と同じ構成であり、出力差電圧を差
電流に変換する。この差動電流は、中間増幅部２，３の
Ｑ１５，Ｑ１６のエミッタの入力部Ａ，Ｂにフィードバ
ックされる。
【００２３】出力電圧同相分は、同相フィードバック回
路７に入力される。同相フィードバック回路７は、入力
段の差動増幅部１が２回路で構成されており、それぞれ
一方の入力が出力同相分Ｖｃに接続され、他方の入力が
外部からの同相電圧基準値に接続されている。そして、
同相電圧Ｖｃが接続されるトランジスタＱ１７，Ｑ１８
のコレクタ電流は、同相フィードバック電流として中間
増幅部２，３の入力部Ａ，Ｂにフィードバックされる。
路７に入力される。同相フィードバック回路７は、入力
段の差動増幅部１が２回路で構成されており、それぞれ
一方の入力が出力同相分Ｖｃに接続され、他方の入力が
外部からの同相電圧基準値に接続されている。そして、
同相電圧Ｖｃが接続されるトランジスタＱ１７，Ｑ１８
のコレクタ電流は、同相フィードバック電流として中間
増幅部２，３の入力部Ａ，Ｂにフィードバックされる。
【００２４】中間増幅部２，３と、差動フィードバック
回路６及び同相フィードバック回路７によりトランジス
タＱ１５，Ｑ１６のエミッタに入力する電流は等しい。
またＱ１７，Ｑ１８のコレクタ電流は等しい。従って、
入力段差動増幅部１の差動出力電流と、差動フィードバ
ック回路６の差動フィードバック電流は等しい。結局、
入力差動電圧Ｖｄ1 と、出力差動電圧Ｖｄ2 ’は等しく
なる。
回路６及び同相フィードバック回路７によりトランジス
タＱ１５，Ｑ１６のエミッタに入力する電流は等しい。
またＱ１７，Ｑ１８のコレクタ電流は等しい。従って、
入力段差動増幅部１の差動出力電流と、差動フィードバ
ック回路６の差動フィードバック電流は等しい。結局、
入力差動電圧Ｖｄ1 と、出力差動電圧Ｖｄ2 ’は等しく
なる。
【００２５】ここで、Ｒ２１＝Ｒ２２，Ｒ２３＝Ｒ２４
であるので、 Ｖｄ2 ＝Ｖｄ2 ’×（１＋（Ｒ２１／Ｒ２３）） ＝Ｖｄ1 ×（１＋（Ｒ２１／Ｒ２３）） （１） 差動ゲインは、Ｖｄ2 ／Ｖｄ1 ＝１＋（Ｒ２１／Ｒ２
３）となる。
であるので、 Ｖｄ2 ＝Ｖｄ2 ’×（１＋（Ｒ２１／Ｒ２３）） ＝Ｖｄ1 ×（１＋（Ｒ２１／Ｒ２３）） （１） 差動ゲインは、Ｖｄ2 ／Ｖｄ1 ＝１＋（Ｒ２１／Ｒ２
３）となる。
【００２６】同相基準端子，、同相フィードバック回路
７，中間増幅部２，３，バッファ４，５及び抵抗Ｒ２１
〜Ｒ２４は、同相信号に対して２つの並列に接続された
オペアンプと等価である。 オペアンプ１：Ｑ１８，Ｑ１９，Ｉ８，Ｉ９，Ｒ３４，
Ｑ１６，Ｒ３２，Ｉ６，バッファ４ オペアンプ２：Ｑ１７，Ｑ２０，Ｉ７，Ｉ１０，Ｒ３
５，Ｑ１５，Ｒ３１，Ｉ５，バッファ５ 同相電圧基準入力端子は、これらオペアンプの入力とな
り、従って、Ｖｃがその出力になる。これらオペアンプ
はボルテージフォロワとして動作し、Ｖｃは同相基準電
位に正確に等しくなる。
７，中間増幅部２，３，バッファ４，５及び抵抗Ｒ２１
〜Ｒ２４は、同相信号に対して２つの並列に接続された
オペアンプと等価である。 オペアンプ１：Ｑ１８，Ｑ１９，Ｉ８，Ｉ９，Ｒ３４，
Ｑ１６，Ｒ３２，Ｉ６，バッファ４ オペアンプ２：Ｑ１７，Ｑ２０，Ｉ７，Ｉ１０，Ｒ３
５，Ｑ１５，Ｒ３１，Ｉ５，バッファ５ 同相電圧基準入力端子は、これらオペアンプの入力とな
り、従って、Ｖｃがその出力になる。これらオペアンプ
はボルテージフォロワとして動作し、Ｖｃは同相基準電
位に正確に等しくなる。
【００２７】以上説明したように、出力同相電圧は、中
間増幅部２，３，バッファ４，５，同相フィードバック
回路７よりなる等価的オペアンプになるので、同相基準
電位と同じ値になるように、外部同相電圧基準入力端子
から電圧を設定することができる。また、設定された同
相電位は、等価的オペアンプの働きをするので、温度特
性も良く、電源変動の影響も受けにくい。
間増幅部２，３，バッファ４，５，同相フィードバック
回路７よりなる等価的オペアンプになるので、同相基準
電位と同じ値になるように、外部同相電圧基準入力端子
から電圧を設定することができる。また、設定された同
相電位は、等価的オペアンプの働きをするので、温度特
性も良く、電源変動の影響も受けにくい。
【００２８】また、入力段差動増幅部１と差動フィード
バック回路６の入力電圧は等しくなる（Ｖｄ1 ＝Ｖｄ2
’）。かつ、この２つの差動増幅部は同一回路である
ので、差動増幅部１と差動フィードバック回路６は全く
同じ動作状態になる。従って、入力差動増幅部１で発生
したリニアリティエラー，ゲインエラーは、差動フィー
ドバック回路６でキャンセルされ、ＤＣ特性が向上す
る。
バック回路６の入力電圧は等しくなる（Ｖｄ1 ＝Ｖｄ2
’）。かつ、この２つの差動増幅部は同一回路である
ので、差動増幅部１と差動フィードバック回路６は全く
同じ動作状態になる。従って、入力差動増幅部１で発生
したリニアリティエラー，ゲインエラーは、差動フィー
ドバック回路６でキャンセルされ、ＤＣ特性が向上す
る。
【００２９】また、折り返しカスコード型増幅回路を中
間増幅部２，３に用いているので、高速性が損なわれる
ことがない。
間増幅部２，３に用いているので、高速性が損なわれる
ことがない。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば同相電圧基準値を正確に設定でき、しかもＤＣ特
性を向上させることができる差動増幅回路を提供するこ
とができる。
よれば同相電圧基準値を正確に設定でき、しかもＤＣ特
性を向上させることができる差動増幅回路を提供するこ
とができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の具体的構成例を示す回路図である。
【図３】差動増幅回路の概念図である。
【図４】電源電圧のレベルを示す図である。
【図５】従来の差動増幅回路の構成例を示す図である。
１ 差動増幅部 ２，３ 中間増幅部 ４，５ バッファ ６ 差動フィードバック回路 ７ 同相フィードバック回路 ８ 抵抗分圧回路
Claims (1)
- 【請求項１】 正入力と負入力を受ける差動増幅部と、 該差動増幅部の正，負それぞれの出力を受ける中間増幅
部と、 これら中間増幅部の各出力を受けるバッファとで構成さ
れる差動増幅回路において、 前記バッファの出力を分圧する抵抗分圧回路と、 この抵抗分圧回路から差動信号を取り出して前記中間増
幅部の各入力部にフィードバックする差動フィードバッ
ク回路と、 同じく前記抵抗分圧回路から同相信号を取り出し、この
同相信号と外部から設定される出力同相電圧基準値を前
記中間増幅部の各入力部にフィードバックする同相フィ
ードバック回路とを設けたことを特徴とする差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067203A JPH05275942A (ja) | 1992-03-25 | 1992-03-25 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067203A JPH05275942A (ja) | 1992-03-25 | 1992-03-25 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275942A true JPH05275942A (ja) | 1993-10-22 |
Family
ID=13338120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067203A Pending JPH05275942A (ja) | 1992-03-25 | 1992-03-25 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275942A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818357A (ja) * | 1994-06-29 | 1996-01-19 | Nec Corp | 中間周波増幅回路 |
| WO2000070755A1 (fr) * | 1999-05-12 | 2000-11-23 | Lucent Technologies Inc. | Amplificateur de signaux et amplificateur differentiel entree/sortie equilibre |
| JP2001211036A (ja) * | 2000-01-27 | 2001-08-03 | Sharp Corp | ディジタルスイッチングアンプ |
| KR100744028B1 (ko) * | 2005-09-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 차동증폭장치 |
| US7710162B2 (en) | 2005-09-29 | 2010-05-04 | Hynix Semiconductor, Inc. | Differential amplifier |
-
1992
- 1992-03-25 JP JP4067203A patent/JPH05275942A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818357A (ja) * | 1994-06-29 | 1996-01-19 | Nec Corp | 中間周波増幅回路 |
| WO2000070755A1 (fr) * | 1999-05-12 | 2000-11-23 | Lucent Technologies Inc. | Amplificateur de signaux et amplificateur differentiel entree/sortie equilibre |
| JP2001211036A (ja) * | 2000-01-27 | 2001-08-03 | Sharp Corp | ディジタルスイッチングアンプ |
| KR100744028B1 (ko) * | 2005-09-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 차동증폭장치 |
| US7710162B2 (en) | 2005-09-29 | 2010-05-04 | Hynix Semiconductor, Inc. | Differential amplifier |
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