JP3527510B2 - 均衡型二重折返しカスコード演算増幅器 - Google Patents
均衡型二重折返しカスコード演算増幅器Info
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Description
【発明の詳細な説明】
関連出願
この出願は、本発明の発明者によって1994年８月３日
に出願された。「二重折返しカスコード演算増幅器」と
題する米国特許出願第08/285,066号の一部継続出願であ
る。 発明の背景 発明の分野 この発明は、演算増幅器（オペアンプ）に関し、更に
詳しくは、二重に折り返された（double−folded）カス
コード・オペアンプに関する。 関連技術の説明 折返しカスコード演算増幅器は、より従来型の演算増
幅器と比較し、優れた共通モード除去比（common mode
rejection ratio＝CMRR）と共通モード電圧レンジ（com
mon mode voltage range＝CMVR）とを有する。折返しカ
スコード設計は、本願の発明者による、「JFETアクティ
ブ負荷入力段」と題する米国特許第4,687,984号に記載
されている。そこに記載されている回路は、また、高い
スルー・レートの間は、飽和又はカット・オフ状態にな
りにくい。 折返し演算増幅器の入力及び利得（ゲイン）段のため
の基本的な設計が、図１に示されている。１対の差動的
に接続されたトランジスタQ1及びQ2は、バイポーラと接
合電界効果トランジスタ（JFET）とのどちらでもよい
が、その電流回路は相互に１つの側に接続されており、
暖流源Isの出力を分割する。ここで、トランジスタの
「電流回路」というのは、バイポーラ・トランジスタの
コレクタ・エミッタ回路又はFETのソース・ドレイン回
路を意味し、トランジスタの「制御回路」というのは、
バイポーラ・デバイスのベース又はFETのゲートを意味
する。 入力端子T1及びT2は、それぞれがQ1及びQ2の制御回路
に接続されており、差動入力信号を受け取る。Q1及びQ2
は、Isからの電流を入力端子T1及びT2からそれぞれの制
御回路に印加される相対的な入力電圧信号に従って変動
するそれぞれのトランジスタの電流の量によって相互に
対抗して分割する。 入力電流源Isは、正の電圧供給バスVccから動作し、
他方で、pnp入力トランジスタQ1及びQ2のコレクタは、
それぞれ、入力抵抗R1及びR2を介して、相対的に負の電
圧供給バス（一般的には、グランド電位）に接続され
る。 増幅器のための利得段は、第１及び第２のアクティブ
負荷npnバイポーラ利得トランジスタQ3及びQ4を含み、
これらのエミッタは、それぞれが、入力トランジスタQ1
及びQ2のコレクタに接続される。Q3及びQ4のベースは、
共通のバイアスのために、相互に接続される。トランジ
スタQ3及びQ4には、例えばpnpバイポーラ・トランジス
タによって実現される電流源I1及びI2からの電流が、供
給される。Q3及びQ4のためのバイアス回路は、（１）エ
ミッタがQ3及びQ4のベースに接続され、ベースがQ3のコ
レクタに接続され、コレクタがVccに接続された別のnpn
バイポーラ・トランジスタと、（２）Q3/Q4の共通ベー
ス接合からグランド・バスに電流を流す電流源I3と、か
ら構成される。利得段出力２は、利得トランジスタQ4の
コレクタから与えられる。 この従来技術による回路の動作は、端子T2における入
力電圧はT1における電圧と共に上昇すると仮定すること
によって、説明される。これにより、Q1を流れる電流は
増加し、Q2を流れる電流は減少する。Q1を流れる電流が
増加することにより、R1の両端での電圧降下は大きくな
り、従って、（Q3のエミッタ・フォロワの作用によっ
て）Q3及びQ4のベースにおける電圧が高くなる。Q4のベ
ースにおける電圧が高くなると、そのトランジスタを流
れる電流もまた増加する。更に、第２の入力トランジス
タQ2を流れる電流が減少すると、R2の両端の電圧が低下
する傾向がある。この効果に対抗してR2の両端の電圧を
R1の両端の電圧（Q3及びQ4のエミッタ・フォロワの作用
による）と等しく保つために、Q4を流れる電流が増加す
る。結果的（net）な効果として、１次のオーダーで
は、Q4を流れる電流は、Q1又はQ2のどちらか一方を流れ
る電流の変化の絶対値の２倍に等しい量だけ増加する。
電流源I2は利得段出力に一定の電流レベルを供給するの
で、Q4を流れる電流のどのような変化も、出力電流２の
絶対値として等しい変化として、反映される。この時間
の間に、Q3のコレクタ・ベース端子の間のQ5のベース・
エミッタ接続は、Q3を流れる電流レベルを、I1レベルに
一定に（１次のオーダーで）保つ。 図１の回路は、低い側（ロー）の電圧供給線（典型的
には、グランド）からVccよりも２つのベース・エミッ
タ分の電圧降下（約1.4ボルト）だけ低い値までの限定
された共通モード入力範囲を有する。これは、±15ボル
トの供給（「レール（rail）」）が典型的である過去の
応用例においては、十分であった。しかし、増幅器は、
現在では、＋５ボルト及びグランド・レールで動作す
る、更には、＋３ボルト及びグランド・レールで動作す
るように設計されつつある。電力供給レベルが常に低下
していることの主な理由は、ラップトップ・コンピュー
タやセルラ電話などのような、電池によって給電される
電子装置においては、より低い電力消費が必要とされる
からである。完全なレール間（rail−to−rail）のコモ
ン・モード入力範囲からの１ボルトを超える低下は、著
しいものであり、これらの低電圧回路では、望ましくな
い損失である。 レール間の入力能力を提供する二重折返しカスコード
演算増幅器が、開発されてきている。利得段における１
対のトランジスタが、低い方のレールまで又はそれより
も更に下まで入力を下げるように作用し、他方で、別の
１対の利得トランジスタが、入力信号を高い方のレール
まで又はそれよりも上まで上昇させる。Goodenough,"Ci
rcuit lets IC OP AMP Handle±0.9−V Rail−To−Rail
Singnals",Electronic Design,October 1,1992,page 3
1及びVyne et al.,"A Quad Low Voltage Rail−to−Rai
l Operational Amplifier",IEEE 1992 Bipolar Circuit
s and Technology Meeting,pages 242−245を参照のこ
と。この回路は、従来の折返しカスコード・オペアンプ
よりも大きな動作範囲を有しているが、回路構成がかな
り複雑であって、比較的多くのトランジスタを必要と
し、従って、全体の面積が望ましくないほど大きくな
り、回路のコストを上昇させる。 また、入力信号電圧のオフセットを禁止することが、
特に、低い電圧供給制限を有する応用例では、重要であ
る。 発明の概要 本発明は、レール間の入力範囲を有するが、比較的小
さな面積を占有し比較的少数のトランジスタだけを必要
とし入力電圧オフセットが低い、効率的な回路設計を有
するオペアンプを提供することを目的とする。 これらのゴールは、差動電流が与えられ逆の導電形を
有する第１及び第２の差動トランジスタ対を含む入力段
を備えた二重折返しカスコードオペアンプによって、達
成される。２対の入力抵抗が、トランジスタの電流回路
と対向する電圧供給線との間に接続され、他方で、２対
の相互接続され折り返されたカスコード・トランジスタ
が、利得段出力を与える。利得段トランジスタは、２対
の入力抵抗に接続され、それにより、差動入力信号の変
化が、これらの抵抗を介して、利得段出力に対応する変
化を生じさせる。それぞれの入力差動対に電流源が供給
され、差動入力信号が一方の電圧供給に接近すると一方
の電流源はディセーブル（disable）され、入力信号形
方の電圧供給に接近すると他方の電流源がディセーブル
される。 利得段トランジスタは、好ましくは、２対の反対の導
電形のバイポーラ・トランジスタであり、それぞれの対
のベースは相互に接続され、一方の対のコレクタは他方
の対のコレクタに接続される。電流等化回路が、一方の
対の第１の利得トランジスタを流れる電流を、他方の対
の第１の利得トランジスタを流れる電流と等しく保持す
る。利得トランジスタは、入力抵抗に接続され、それに
よって、それぞれの利得対の第２のトランジスタを流れ
る電流は、差動入力信号の変化に応答して反対の方向に
変化し、利得段出力は、第２の利得対のコレクタから得
られる。 利得段によって駆動される出力段は、１対の出力バイ
ポーラ・トランジスタを含み、これらのバイポーラ・ト
ランジスタは、利得段電圧出力の変化に応答して、一方
の出力トランジスタを流れる電流が増加し、他方の出力
トランジスタを流れる電流が減少するように、接続され
る。一方のレベル・シフト抵抗は、利得段出力と出力ト
ランジスタの一方のベースとの間に接続され、他方で、
別のレベル・シフト抵抗は、利得段出力と他方の出力ト
ランジスタをバイアスしその電流の流れを第１の出力ト
ランジスタとは反対の方向に変化させるバイアス反転回
路との間に、接続される。増幅器の最終的な出力は、２
つの出力トランジスタの間の接続点から得られ、それぞ
れの出力トランジスタを流れる電流は、動的に変化して
出力電流に寄与する。 利得トランジスタのコレクタは、入力電圧オフセット
を禁止するために、均衡している。電圧の均衡は、好ま
しくは、一方の利得トランジスタを、２つのベース・エ
ミッタ分の低下とレベル・シフト抵抗の一方とを介し
て、電圧レールの一方を基準とし、その対になっている
利得トランジスタのコレクタを、２つのベース・エミッ
タ分の低下と入力抵抗の一方とを介して、同じレールを
基準とし、レベル・シフト抵抗を流れる電流を入力抵抗
の両端の電圧と等しい電圧をサポートするように確立す
ることによって、達成される。 本発明のこれらの及びその他の特徴や効果は、以下の
詳細な説明を添付の図面を参照して読むことにより、こ
の技術分野の当業者には、明らかとなる。 図面の簡単な説明 図１は、上述したように、従来の折返しカスコード・
オペアンプの回路図である。 図２は、本発明を用いた二重折返しカスコード・オペ
アンプの回路図である。 発明の詳細な説明 図２は、本発明の好適実施例の回路図である。この図
の構成要素の中のいくつかは図１に既に現れているが、
図１のものと同じ参照番号を用いて識別できるようにな
っている。オペアンプは、破線によって示されるよう
に、概念的に、複数の異なる段に分けることができる。
入力段（input stage）４は、入力端子T1及びT2におい
て差動入力電圧信号を受け取り、差動信号の対応する対
を利得段６に与える。出力段８は、増幅された信号を利
得段６から受け取り、それを、出力ノード又は端子T3で
の出力信号に変換する。バイアス回路10は、回路の残り
の部分に、電流源バイアス信号を与える。 この回路は、反対の導電形を有する２対の入力差動ト
ランジスタQ1、Q2及びQ6、Q7を用いている。Q1、Q2は、
pnpバイポーラ・トランジスタとして図解され、Q6、Q7
は、npnバイポーラ・トランジスタとして図解されてい
る。しかし、入力デバイスは、FETを用いて実現しても
よい。入力端子T1は、Q1及びQ6のベースに接続され、他
方で、対向する入力端子T2は、Q2及びQ7のベースに接続
されている。電圧制限トランジスタQL1及びQL2はダイオ
ード接続され、Q1、Q6のベースとQ2、Q7のベースとの間
で逆の方向に導通して、入力差動電圧が、いずれの方向
にも１つのベース・エミッタ分の降下（約0.7ボルト）
を超えることを防止し、従って、入力トランジスタを損
傷から保護する。 入力抵抗R1及びR2は、Q1及びQ2のコレクタから、グラ
ンド又は負の電圧のどちらかである低い電圧供給バスVe
eに、それぞれ接続される。入力抵抗R6及びR7の第２の
対は、Q6及びQ7のコレクタから高い電圧供給線Vccに、
それぞれ接続される。pnpバイポーラ・トランジスタと
して示されている電流源トランジスタQ8は、Q1及びQ2の
間で分流される電流を供給し、他方で、npnバイポーラ
・トランジスタとして示されている電流源トランジスタ
Q9は、Q6及びQ7の間で分流される等しい電流を供給す
る。Q8はVccによって停止（operat off）し、Q9はVee
によって停止（operat off）する。入力トランジスタ
は、Q1及びQ2の間の電流分割がQ6及びQ7の間の電流分割
と等しくなるように整合され、Q1を流れる電流はQ7を流
れる電流にほぼ等しくQ2を流れる電流はQ6を流れる電流
にほぼ等しい（共通モード入力がVcc又はVeeに近接して
いるときは除く）。 利得段６においては、アクティブ負荷npnバイポーラ
・トランジスタQ3及びQ4は、図１の従来の回路の場合と
同様に、共通のバイアスのためにベースが相互に接続さ
れ、エミッタはそれぞれがR1及びR2に接続されている。
これらのトランジスタのためにバイアス回路は、（１）
周波数補償コンデンサCC1がベースとVeeとの間に接続さ
れている上述のトランジスタQ5と、（２）Q3/Q4の共通
ベース接合点からVeeに電流を流す電流源抵抗R5と、か
ら構成されるが、好ましくは、電流源抵抗が、ある動作
条件でのトランジスタの飽和を避けるために、トランジ
スタの代わりに用いられる。Q4のコレクタは、npn利得
トランジスタQ10のベースに接続され、Q10のエミッタ
は、レベル・シフト抵抗R10を介して、別のnpn電流源ト
ランジスタQ11に接続される。Q10のエミッタは、ダイオ
ード接続されたトランジスタD1によって、Q5のベースよ
りも約１つのダイオードの電圧レベル分だけ上のレベル
に制限される。 第２の対のpnp利得トランジスタQ12及びQ13は、Q3、Q
4及びR1、R2の間の接続と類似の態様で、それぞれ、R6
及びR7に接続される。Q3及びQ12の電流回路は直列であ
り、それらのコレクタは相互に接続され、Q4及びQ13の
電流回路も同様である。Q5は、エミッタ・フォロワとし
て動作してQ3のベース電圧を自動的に調節し、それによ
って、Q3を流れる電流は、入力信号の変動にもかかわら
ず、Q12を流れる電流と等しく維持される。他方で、Q4
及びQ13を流れる電流は、相互に等しく保たれることは
なく、実際、これらの２つのトランジスタの間の電流差
は、T1−T2における入力電圧差が変化するにつれて変動
する。その結果として、線12上に利得段出力電流が生
じ、これが、Q4及びQ13のコレクタ接続をタップ（tap）
する。一方ではQ3及びQ4が、他方ではQ12及びQ13が、線
12とQ3及びQ12のコレクタ接続点において結合された２
つの折返しカスコード回路として、機能する。 Q5及びQ10のコレクタは、Vccに直接に接続することも
できる。しかし、これらのコレクタは、好ましくは、np
nトランジスタQ14及びQ15のコレクタ・エミッタ回路を
介して、Vccに接続される。Q14及びQ15のベースは、そ
れぞれR7及びR6に接続されて電流補償回路を確立する
が、この回路の最終的な効果は、出力負荷が変化すると
きに利得トランジスタQ10のベース電流を変動させ、よ
って、入力端子T1及びT2における差動電圧信号がこのベ
ース電流の増加を与えることを回避する。この最終的な
結果は、出力電流の比較的大きな揺れ（swing）を、入
力電圧差をほとんど変化させずに、与えられるというこ
とである。定義によると、これは、回路全体の相互コン
ダクタンスを著しく増加させ、その増幅度も対応して増
加させる、と解釈できる。この電流補償が達成される態
様は、本発明の出願人によって1993年６月29日に出願さ
れアナログ・デバイス社（Analog Device,Inc）に譲渡
されている同時出願中の米国特許出願第08/084,004号に
詳細に記載されている。 バイアス部10は、他方の段における電流源によってミ
ラー（mirror）される基準電流を確立する従来の技術を
用いている。npnバイアス・トランジスタQ16のベース
は、npnトランジスタQ18のベース・エミッタ・リード線
を介してVeeを基準とし、Q16と直列に接続されたダイオ
ード接続トランジスタQ17に対する基準電流を確立す
る。Q17のベースとコレクタとはQ8のベースに接続さ
れ、それによって、Q8は、Q17を流れる電流をミラーす
る。Q18は、Q11のためのベース電圧を設定し、また、Q9
に対しては抵抗R9を介して設定する。Q18を流れる電流
は、JFETであるJ2のソース・ドレイン回路とVcc及びVee
の間のnpnトランジスタQ18のコレクタ・エミッタ回路と
に直列に接続された抵抗R11と、Q18のコレクタとJ2のド
レインとに接続されたベースとQ18のベースに接続され
たエミッタとJ2のゲートと共にVccに接続されたコレク
タトとを有する別のnpnトランジスタQ19と、から構成さ
れるバイアス回路によって確立される。 上述の回路の動作は、端子T1及びT2における差動入力
信号の変化への応答を説明することによって、最もよく
理解することができる。端子T2における電圧がT1におけ
る電圧に対して増加すると仮定する。これによって、Q1
及びQ7を流れる電流が、Q2及びQ6を流れる電流に対し
て、増加する。Q7を流れる電流が増加することによっ
て、R7の両端での電圧降下が増大し、従って、Q7のコレ
クタ電圧とQ13のエミッタ電圧とが共に低下する。これ
によりQ13の電流が減少する。第１のオーダーでは、Q7
を流れる電流の増加は、Q13を流れる電流の減少に、ほ
ぼ等しい。 Q6の電流の減少により、R6の両端での電圧降下が減少
し、従って、Q12のエミッタ電圧が上昇し、Q12及びQ3を
流れる電流が増加する。同時に、Q1を流れる電流は、そ
のベース電位が相対的に低下するために、増加する。Q1
及びQ3の両方を流れる電流の増加は、R1を流れる電流の
増加に寄与し、これにより、R1の両端での電圧降下が増
加し、Q3のエミッタ・フォロワ作用を介して、Q3のエミ
ッタ・ベース電圧が（従って、Q4のベース電圧も）上昇
する。Q4のベース電圧の上昇は、このトランジスタを流
れる電流を増加させる。更に、Q2を流れる電流の減少
は、R2の両端での電圧降下を減少させ、従って、Q4に対
するベース・エミッタ電圧差を増加させ、Q4の電流を更
に増加させる。よって、第１のオーダーでは、Q4を流れ
る電流は、Q1を流れる電流の増加とQ2を流れる電流の減
少との結果として、二重に増加する。従って、増加した
Q4の電流と減少したQ13の電流との間には、不均衡が存
在する。Q4とQ13との接続されたコレクタにおける電圧
は、この電流の不均衡を反映して調節され、シングル・
エンデッドな利得段電圧出力を生じ、結果的な電流が利
得段出力線12上を流れる。 共通モード入力電圧がVeeまで低下すると、入力トラ
ンジスタQ6及びQ7は、その電流源Q9と共に、有効にシャ
ット・ダウンする。しかし、トランジスタQ1及びQ2とそ
の電流源Q8とは、依然として動作しており、増幅器は、
帯域幅と利得とが幾分減少するが、動作を継続する。逆
に、共通モード入力がVccまで上昇する場合には、入力
トランジスタQ1及びQ2とその電流源Q8とがシャット・ダ
ウンし、他方で、入力トランジスタQ6及びQ7とその電流
源Q9とは、動作を続け、増幅器の機能を維持する。 出力段８の設計もまたユニークなものである。利得段
出力線12は、周波数補償コンデンサCC2を介して、出力
端子T3に接続され、pnpバイポーラ・トランジスタQ20の
電流回路はVccとT3との間に接続され、npnバイポーラ・
トランジスタQ21の電流回路はT3とVeeとの間に接続され
ている。上述のように、Q20及びQ21を流れる電流は、利
得段出力の変化に応答して反対の方向に変化し、端子T3
において正味（net）の出力電流を生じる。 出力トランジスタQ21は、また、利得トランジスタQ3
及びQ4のコレクタにおける電圧を（従って、利得トラン
ジスタQ12及びQ13における電圧も）均衡させる役割を演
じる。安定した入力信号に対してQ3及びQ4のコレクタの
間に電圧の不均衡が存在する場合にはアーリー（Earl
y）電圧効果によって入力端子T1及びT2においてオフセ
ット電圧（Vos）が生じ、これは、また、ゼロでない温
度係数を有し温度に関する回路の安定性を低下させ得る
ので、このことは重要である。 Q3のコレクタにおける電圧は、入力抵抗R1の両端の電
圧と、Q3のベース・エミッタ電圧降下と、Q5のベース・
エミッタ電圧降下との和に等しい（npnトランジスタに
対するベース・エミッタ電圧降下は、約0.7ボルトであ
る）。同様に、Q4のコレクタにおける電圧は、（Q21及
びQ10に対する）２つ分のベース・エミッタ電圧降下と
レベル・シフト抵抗R10の両端の電圧との和に等しい。Q
11がバイアスされ、R10を流れる電流をR10の両端の電圧
をR1の両端の電圧に等しくするような電流にし、この結
果、Q3及びQ4の両方のコレクタ電圧を、２つ分のベース
・エミッタ電圧降下とR10の両端電圧に等しい抵抗電圧
との和とする。好適実施例では、電流レベルＩ（ベース
電流は無視し、トランジスタのエミッタ及びコレクタ電
流は等しいと仮定する）と、この電圧均衡を達成する抵
抗値とは、次の通りである。 IQ8＝IQ9＝50μＡ IQ1＝IQ2＝25μＡ IQ3＝IQ4＝50μＡ IR1＝IQ1＋IQ3＝75μＡ IR2＝IQ2＋IQ4＝75μＡ IQ11＝IR10＝50μＡ R1＝R2＝3kohms R10＝4.5kohms 出力段の電流源トランジスタQ22は、Q11と共にバイア
スされ、抵抗R23と直列のダイオード接続されたトラン
ジスタQ23と抵抗24と直列に接続されたミラートランジ
スタ（mirroring transistor）とから構成されるカレ
ント・ミラーのための基準電流を生じる。基準電流を確
立するために、Q22は、VeeとVccとの間のR23と直列に接
続される。この直列回路における電流は、Q24によって
ミラーされ、Q24は、その電流を、１対の差動的に接続
されたnpnトランジスタQ25及びQ26に供給する。Q25のベ
ースは、レベル・シフト抵抗R12と、交流信号がR10をバ
イパスすることを可能にするフィード・フォワード・コ
ンデンサCF1、とを介して、利得段出力線12に接続さ
れ、他方で、そのコレクタは、Q24から電流を受け取
り、そのエミッタは、抵抗R25を介してVeeに接続され
る。差動トランジスタQ26は、ダイオード接続されてお
り、基準電流を抵抗R26を介してミラー作用を行うnpnト
ランジスタQ27に与え、Q27のエミッタは、R26の他端に
接続され、別の抵抗R27を介してVeeに接続される。Q27
を流れる電流は、別のカレント・ミラーのための基準を
与えるが、このカレント・ミラーは、ダイオード接続さ
れたトランジスタQ28と、Q27及びVccの間に直列に接続
された抵抗R28と、Q28を流れる電流をミラーするように
接続されている上述のトランジスタQ20と、から構成さ
れる。トランジスタQ25からQ28は、出力トランジスタQ2
0に対するバイアスを調節するバイアス反転回路をして
機能し、それにより、Q20を流れる電流は、利得段出力
の変化に応答して、出力トランジスタQ21を流れる電流
の変化とは反対の方向に変化する。出力段の残りの素子
には、利得段出力線12上の交流信号がトランジスタQ25
及びQ26をバイパスすることを可能にする第２のフィー
ド・フォワード・コンデンサCF2と、T3とQ27のエミッタ
との間に接続された出力周波数補償コンデンサCO1と、T
3とQ21のベースとの間に接続された別の出力周波数補償
コンデンサCO2と、が含まれる。 次に、出力段の動作を、線12上の利得段出力電圧の増
加への応答について述べることによって説明する。線12
における電圧の増加によって、トランジスタQ21及びQ25
の両方のベース電圧が上昇し、これは、これらのnpnデ
バイスを流れる電流を増加させる。Q25を流れる電流の
増加により、定電流源Q24から電流はQ26から離れる方向
に流れ、それによって、Q26を流れる電流とQ27を流れる
そのミラーされた電流とは、減少する。これは、Q28と
そのミラー作用をする出力トランジスタQ20とを流れる
電流を減少させる。Q21を流れる電流の増加とQ20を流れ
る電流の減少との両方により、T3における出力電流の正
味の変化が生じる。出力電流の同様の変化が、利得段出
力線12上の電圧の低下に伴うが、方向は反対である。 以上で説明した回路は、レール間の出力レンジだけで
なくレール間の入力能力を提供するが、先に言及した二
重折返しカソード・オペアンプよりもかなり少ない能動
素子を用いている。本発明の特定の実施例を示し説明し
たが、多くの変形や別の実施例を、当業者であれば、考
えることができよう。 例えば、この回路は、その動作に著しい影響を与えず
に、pnpトランジスタをnpnで置き換えて再構成する、又
はその逆が可能である。従って、本発明は、次の請求の
範囲の文言においてのみ限定されるものである。
に出願された。「二重折返しカスコード演算増幅器」と
題する米国特許出願第08/285,066号の一部継続出願であ
る。 発明の背景 発明の分野 この発明は、演算増幅器（オペアンプ）に関し、更に
詳しくは、二重に折り返された（double−folded）カス
コード・オペアンプに関する。 関連技術の説明 折返しカスコード演算増幅器は、より従来型の演算増
幅器と比較し、優れた共通モード除去比（common mode
rejection ratio＝CMRR）と共通モード電圧レンジ（com
mon mode voltage range＝CMVR）とを有する。折返しカ
スコード設計は、本願の発明者による、「JFETアクティ
ブ負荷入力段」と題する米国特許第4,687,984号に記載
されている。そこに記載されている回路は、また、高い
スルー・レートの間は、飽和又はカット・オフ状態にな
りにくい。 折返し演算増幅器の入力及び利得（ゲイン）段のため
の基本的な設計が、図１に示されている。１対の差動的
に接続されたトランジスタQ1及びQ2は、バイポーラと接
合電界効果トランジスタ（JFET）とのどちらでもよい
が、その電流回路は相互に１つの側に接続されており、
暖流源Isの出力を分割する。ここで、トランジスタの
「電流回路」というのは、バイポーラ・トランジスタの
コレクタ・エミッタ回路又はFETのソース・ドレイン回
路を意味し、トランジスタの「制御回路」というのは、
バイポーラ・デバイスのベース又はFETのゲートを意味
する。 入力端子T1及びT2は、それぞれがQ1及びQ2の制御回路
に接続されており、差動入力信号を受け取る。Q1及びQ2
は、Isからの電流を入力端子T1及びT2からそれぞれの制
御回路に印加される相対的な入力電圧信号に従って変動
するそれぞれのトランジスタの電流の量によって相互に
対抗して分割する。 入力電流源Isは、正の電圧供給バスVccから動作し、
他方で、pnp入力トランジスタQ1及びQ2のコレクタは、
それぞれ、入力抵抗R1及びR2を介して、相対的に負の電
圧供給バス（一般的には、グランド電位）に接続され
る。 増幅器のための利得段は、第１及び第２のアクティブ
負荷npnバイポーラ利得トランジスタQ3及びQ4を含み、
これらのエミッタは、それぞれが、入力トランジスタQ1
及びQ2のコレクタに接続される。Q3及びQ4のベースは、
共通のバイアスのために、相互に接続される。トランジ
スタQ3及びQ4には、例えばpnpバイポーラ・トランジス
タによって実現される電流源I1及びI2からの電流が、供
給される。Q3及びQ4のためのバイアス回路は、（１）エ
ミッタがQ3及びQ4のベースに接続され、ベースがQ3のコ
レクタに接続され、コレクタがVccに接続された別のnpn
バイポーラ・トランジスタと、（２）Q3/Q4の共通ベー
ス接合からグランド・バスに電流を流す電流源I3と、か
ら構成される。利得段出力２は、利得トランジスタQ4の
コレクタから与えられる。 この従来技術による回路の動作は、端子T2における入
力電圧はT1における電圧と共に上昇すると仮定すること
によって、説明される。これにより、Q1を流れる電流は
増加し、Q2を流れる電流は減少する。Q1を流れる電流が
増加することにより、R1の両端での電圧降下は大きくな
り、従って、（Q3のエミッタ・フォロワの作用によっ
て）Q3及びQ4のベースにおける電圧が高くなる。Q4のベ
ースにおける電圧が高くなると、そのトランジスタを流
れる電流もまた増加する。更に、第２の入力トランジス
タQ2を流れる電流が減少すると、R2の両端の電圧が低下
する傾向がある。この効果に対抗してR2の両端の電圧を
R1の両端の電圧（Q3及びQ4のエミッタ・フォロワの作用
による）と等しく保つために、Q4を流れる電流が増加す
る。結果的（net）な効果として、１次のオーダーで
は、Q4を流れる電流は、Q1又はQ2のどちらか一方を流れ
る電流の変化の絶対値の２倍に等しい量だけ増加する。
電流源I2は利得段出力に一定の電流レベルを供給するの
で、Q4を流れる電流のどのような変化も、出力電流２の
絶対値として等しい変化として、反映される。この時間
の間に、Q3のコレクタ・ベース端子の間のQ5のベース・
エミッタ接続は、Q3を流れる電流レベルを、I1レベルに
一定に（１次のオーダーで）保つ。 図１の回路は、低い側（ロー）の電圧供給線（典型的
には、グランド）からVccよりも２つのベース・エミッ
タ分の電圧降下（約1.4ボルト）だけ低い値までの限定
された共通モード入力範囲を有する。これは、±15ボル
トの供給（「レール（rail）」）が典型的である過去の
応用例においては、十分であった。しかし、増幅器は、
現在では、＋５ボルト及びグランド・レールで動作す
る、更には、＋３ボルト及びグランド・レールで動作す
るように設計されつつある。電力供給レベルが常に低下
していることの主な理由は、ラップトップ・コンピュー
タやセルラ電話などのような、電池によって給電される
電子装置においては、より低い電力消費が必要とされる
からである。完全なレール間（rail−to−rail）のコモ
ン・モード入力範囲からの１ボルトを超える低下は、著
しいものであり、これらの低電圧回路では、望ましくな
い損失である。 レール間の入力能力を提供する二重折返しカスコード
演算増幅器が、開発されてきている。利得段における１
対のトランジスタが、低い方のレールまで又はそれより
も更に下まで入力を下げるように作用し、他方で、別の
１対の利得トランジスタが、入力信号を高い方のレール
まで又はそれよりも上まで上昇させる。Goodenough,"Ci
rcuit lets IC OP AMP Handle±0.9−V Rail−To−Rail
Singnals",Electronic Design,October 1,1992,page 3
1及びVyne et al.,"A Quad Low Voltage Rail−to−Rai
l Operational Amplifier",IEEE 1992 Bipolar Circuit
s and Technology Meeting,pages 242−245を参照のこ
と。この回路は、従来の折返しカスコード・オペアンプ
よりも大きな動作範囲を有しているが、回路構成がかな
り複雑であって、比較的多くのトランジスタを必要と
し、従って、全体の面積が望ましくないほど大きくな
り、回路のコストを上昇させる。 また、入力信号電圧のオフセットを禁止することが、
特に、低い電圧供給制限を有する応用例では、重要であ
る。 発明の概要 本発明は、レール間の入力範囲を有するが、比較的小
さな面積を占有し比較的少数のトランジスタだけを必要
とし入力電圧オフセットが低い、効率的な回路設計を有
するオペアンプを提供することを目的とする。 これらのゴールは、差動電流が与えられ逆の導電形を
有する第１及び第２の差動トランジスタ対を含む入力段
を備えた二重折返しカスコードオペアンプによって、達
成される。２対の入力抵抗が、トランジスタの電流回路
と対向する電圧供給線との間に接続され、他方で、２対
の相互接続され折り返されたカスコード・トランジスタ
が、利得段出力を与える。利得段トランジスタは、２対
の入力抵抗に接続され、それにより、差動入力信号の変
化が、これらの抵抗を介して、利得段出力に対応する変
化を生じさせる。それぞれの入力差動対に電流源が供給
され、差動入力信号が一方の電圧供給に接近すると一方
の電流源はディセーブル（disable）され、入力信号形
方の電圧供給に接近すると他方の電流源がディセーブル
される。 利得段トランジスタは、好ましくは、２対の反対の導
電形のバイポーラ・トランジスタであり、それぞれの対
のベースは相互に接続され、一方の対のコレクタは他方
の対のコレクタに接続される。電流等化回路が、一方の
対の第１の利得トランジスタを流れる電流を、他方の対
の第１の利得トランジスタを流れる電流と等しく保持す
る。利得トランジスタは、入力抵抗に接続され、それに
よって、それぞれの利得対の第２のトランジスタを流れ
る電流は、差動入力信号の変化に応答して反対の方向に
変化し、利得段出力は、第２の利得対のコレクタから得
られる。 利得段によって駆動される出力段は、１対の出力バイ
ポーラ・トランジスタを含み、これらのバイポーラ・ト
ランジスタは、利得段電圧出力の変化に応答して、一方
の出力トランジスタを流れる電流が増加し、他方の出力
トランジスタを流れる電流が減少するように、接続され
る。一方のレベル・シフト抵抗は、利得段出力と出力ト
ランジスタの一方のベースとの間に接続され、他方で、
別のレベル・シフト抵抗は、利得段出力と他方の出力ト
ランジスタをバイアスしその電流の流れを第１の出力ト
ランジスタとは反対の方向に変化させるバイアス反転回
路との間に、接続される。増幅器の最終的な出力は、２
つの出力トランジスタの間の接続点から得られ、それぞ
れの出力トランジスタを流れる電流は、動的に変化して
出力電流に寄与する。 利得トランジスタのコレクタは、入力電圧オフセット
を禁止するために、均衡している。電圧の均衡は、好ま
しくは、一方の利得トランジスタを、２つのベース・エ
ミッタ分の低下とレベル・シフト抵抗の一方とを介し
て、電圧レールの一方を基準とし、その対になっている
利得トランジスタのコレクタを、２つのベース・エミッ
タ分の低下と入力抵抗の一方とを介して、同じレールを
基準とし、レベル・シフト抵抗を流れる電流を入力抵抗
の両端の電圧と等しい電圧をサポートするように確立す
ることによって、達成される。 本発明のこれらの及びその他の特徴や効果は、以下の
詳細な説明を添付の図面を参照して読むことにより、こ
の技術分野の当業者には、明らかとなる。 図面の簡単な説明 図１は、上述したように、従来の折返しカスコード・
オペアンプの回路図である。 図２は、本発明を用いた二重折返しカスコード・オペ
アンプの回路図である。 発明の詳細な説明 図２は、本発明の好適実施例の回路図である。この図
の構成要素の中のいくつかは図１に既に現れているが、
図１のものと同じ参照番号を用いて識別できるようにな
っている。オペアンプは、破線によって示されるよう
に、概念的に、複数の異なる段に分けることができる。
入力段（input stage）４は、入力端子T1及びT2におい
て差動入力電圧信号を受け取り、差動信号の対応する対
を利得段６に与える。出力段８は、増幅された信号を利
得段６から受け取り、それを、出力ノード又は端子T3で
の出力信号に変換する。バイアス回路10は、回路の残り
の部分に、電流源バイアス信号を与える。 この回路は、反対の導電形を有する２対の入力差動ト
ランジスタQ1、Q2及びQ6、Q7を用いている。Q1、Q2は、
pnpバイポーラ・トランジスタとして図解され、Q6、Q7
は、npnバイポーラ・トランジスタとして図解されてい
る。しかし、入力デバイスは、FETを用いて実現しても
よい。入力端子T1は、Q1及びQ6のベースに接続され、他
方で、対向する入力端子T2は、Q2及びQ7のベースに接続
されている。電圧制限トランジスタQL1及びQL2はダイオ
ード接続され、Q1、Q6のベースとQ2、Q7のベースとの間
で逆の方向に導通して、入力差動電圧が、いずれの方向
にも１つのベース・エミッタ分の降下（約0.7ボルト）
を超えることを防止し、従って、入力トランジスタを損
傷から保護する。 入力抵抗R1及びR2は、Q1及びQ2のコレクタから、グラ
ンド又は負の電圧のどちらかである低い電圧供給バスVe
eに、それぞれ接続される。入力抵抗R6及びR7の第２の
対は、Q6及びQ7のコレクタから高い電圧供給線Vccに、
それぞれ接続される。pnpバイポーラ・トランジスタと
して示されている電流源トランジスタQ8は、Q1及びQ2の
間で分流される電流を供給し、他方で、npnバイポーラ
・トランジスタとして示されている電流源トランジスタ
Q9は、Q6及びQ7の間で分流される等しい電流を供給す
る。Q8はVccによって停止（operat off）し、Q9はVee
によって停止（operat off）する。入力トランジスタ
は、Q1及びQ2の間の電流分割がQ6及びQ7の間の電流分割
と等しくなるように整合され、Q1を流れる電流はQ7を流
れる電流にほぼ等しくQ2を流れる電流はQ6を流れる電流
にほぼ等しい（共通モード入力がVcc又はVeeに近接して
いるときは除く）。 利得段６においては、アクティブ負荷npnバイポーラ
・トランジスタQ3及びQ4は、図１の従来の回路の場合と
同様に、共通のバイアスのためにベースが相互に接続さ
れ、エミッタはそれぞれがR1及びR2に接続されている。
これらのトランジスタのためにバイアス回路は、（１）
周波数補償コンデンサCC1がベースとVeeとの間に接続さ
れている上述のトランジスタQ5と、（２）Q3/Q4の共通
ベース接合点からVeeに電流を流す電流源抵抗R5と、か
ら構成されるが、好ましくは、電流源抵抗が、ある動作
条件でのトランジスタの飽和を避けるために、トランジ
スタの代わりに用いられる。Q4のコレクタは、npn利得
トランジスタQ10のベースに接続され、Q10のエミッタ
は、レベル・シフト抵抗R10を介して、別のnpn電流源ト
ランジスタQ11に接続される。Q10のエミッタは、ダイオ
ード接続されたトランジスタD1によって、Q5のベースよ
りも約１つのダイオードの電圧レベル分だけ上のレベル
に制限される。 第２の対のpnp利得トランジスタQ12及びQ13は、Q3、Q
4及びR1、R2の間の接続と類似の態様で、それぞれ、R6
及びR7に接続される。Q3及びQ12の電流回路は直列であ
り、それらのコレクタは相互に接続され、Q4及びQ13の
電流回路も同様である。Q5は、エミッタ・フォロワとし
て動作してQ3のベース電圧を自動的に調節し、それによ
って、Q3を流れる電流は、入力信号の変動にもかかわら
ず、Q12を流れる電流と等しく維持される。他方で、Q4
及びQ13を流れる電流は、相互に等しく保たれることは
なく、実際、これらの２つのトランジスタの間の電流差
は、T1−T2における入力電圧差が変化するにつれて変動
する。その結果として、線12上に利得段出力電流が生
じ、これが、Q4及びQ13のコレクタ接続をタップ（tap）
する。一方ではQ3及びQ4が、他方ではQ12及びQ13が、線
12とQ3及びQ12のコレクタ接続点において結合された２
つの折返しカスコード回路として、機能する。 Q5及びQ10のコレクタは、Vccに直接に接続することも
できる。しかし、これらのコレクタは、好ましくは、np
nトランジスタQ14及びQ15のコレクタ・エミッタ回路を
介して、Vccに接続される。Q14及びQ15のベースは、そ
れぞれR7及びR6に接続されて電流補償回路を確立する
が、この回路の最終的な効果は、出力負荷が変化すると
きに利得トランジスタQ10のベース電流を変動させ、よ
って、入力端子T1及びT2における差動電圧信号がこのベ
ース電流の増加を与えることを回避する。この最終的な
結果は、出力電流の比較的大きな揺れ（swing）を、入
力電圧差をほとんど変化させずに、与えられるというこ
とである。定義によると、これは、回路全体の相互コン
ダクタンスを著しく増加させ、その増幅度も対応して増
加させる、と解釈できる。この電流補償が達成される態
様は、本発明の出願人によって1993年６月29日に出願さ
れアナログ・デバイス社（Analog Device,Inc）に譲渡
されている同時出願中の米国特許出願第08/084,004号に
詳細に記載されている。 バイアス部10は、他方の段における電流源によってミ
ラー（mirror）される基準電流を確立する従来の技術を
用いている。npnバイアス・トランジスタQ16のベース
は、npnトランジスタQ18のベース・エミッタ・リード線
を介してVeeを基準とし、Q16と直列に接続されたダイオ
ード接続トランジスタQ17に対する基準電流を確立す
る。Q17のベースとコレクタとはQ8のベースに接続さ
れ、それによって、Q8は、Q17を流れる電流をミラーす
る。Q18は、Q11のためのベース電圧を設定し、また、Q9
に対しては抵抗R9を介して設定する。Q18を流れる電流
は、JFETであるJ2のソース・ドレイン回路とVcc及びVee
の間のnpnトランジスタQ18のコレクタ・エミッタ回路と
に直列に接続された抵抗R11と、Q18のコレクタとJ2のド
レインとに接続されたベースとQ18のベースに接続され
たエミッタとJ2のゲートと共にVccに接続されたコレク
タトとを有する別のnpnトランジスタQ19と、から構成さ
れるバイアス回路によって確立される。 上述の回路の動作は、端子T1及びT2における差動入力
信号の変化への応答を説明することによって、最もよく
理解することができる。端子T2における電圧がT1におけ
る電圧に対して増加すると仮定する。これによって、Q1
及びQ7を流れる電流が、Q2及びQ6を流れる電流に対し
て、増加する。Q7を流れる電流が増加することによっ
て、R7の両端での電圧降下が増大し、従って、Q7のコレ
クタ電圧とQ13のエミッタ電圧とが共に低下する。これ
によりQ13の電流が減少する。第１のオーダーでは、Q7
を流れる電流の増加は、Q13を流れる電流の減少に、ほ
ぼ等しい。 Q6の電流の減少により、R6の両端での電圧降下が減少
し、従って、Q12のエミッタ電圧が上昇し、Q12及びQ3を
流れる電流が増加する。同時に、Q1を流れる電流は、そ
のベース電位が相対的に低下するために、増加する。Q1
及びQ3の両方を流れる電流の増加は、R1を流れる電流の
増加に寄与し、これにより、R1の両端での電圧降下が増
加し、Q3のエミッタ・フォロワ作用を介して、Q3のエミ
ッタ・ベース電圧が（従って、Q4のベース電圧も）上昇
する。Q4のベース電圧の上昇は、このトランジスタを流
れる電流を増加させる。更に、Q2を流れる電流の減少
は、R2の両端での電圧降下を減少させ、従って、Q4に対
するベース・エミッタ電圧差を増加させ、Q4の電流を更
に増加させる。よって、第１のオーダーでは、Q4を流れ
る電流は、Q1を流れる電流の増加とQ2を流れる電流の減
少との結果として、二重に増加する。従って、増加した
Q4の電流と減少したQ13の電流との間には、不均衡が存
在する。Q4とQ13との接続されたコレクタにおける電圧
は、この電流の不均衡を反映して調節され、シングル・
エンデッドな利得段電圧出力を生じ、結果的な電流が利
得段出力線12上を流れる。 共通モード入力電圧がVeeまで低下すると、入力トラ
ンジスタQ6及びQ7は、その電流源Q9と共に、有効にシャ
ット・ダウンする。しかし、トランジスタQ1及びQ2とそ
の電流源Q8とは、依然として動作しており、増幅器は、
帯域幅と利得とが幾分減少するが、動作を継続する。逆
に、共通モード入力がVccまで上昇する場合には、入力
トランジスタQ1及びQ2とその電流源Q8とがシャット・ダ
ウンし、他方で、入力トランジスタQ6及びQ7とその電流
源Q9とは、動作を続け、増幅器の機能を維持する。 出力段８の設計もまたユニークなものである。利得段
出力線12は、周波数補償コンデンサCC2を介して、出力
端子T3に接続され、pnpバイポーラ・トランジスタQ20の
電流回路はVccとT3との間に接続され、npnバイポーラ・
トランジスタQ21の電流回路はT3とVeeとの間に接続され
ている。上述のように、Q20及びQ21を流れる電流は、利
得段出力の変化に応答して反対の方向に変化し、端子T3
において正味（net）の出力電流を生じる。 出力トランジスタQ21は、また、利得トランジスタQ3
及びQ4のコレクタにおける電圧を（従って、利得トラン
ジスタQ12及びQ13における電圧も）均衡させる役割を演
じる。安定した入力信号に対してQ3及びQ4のコレクタの
間に電圧の不均衡が存在する場合にはアーリー（Earl
y）電圧効果によって入力端子T1及びT2においてオフセ
ット電圧（Vos）が生じ、これは、また、ゼロでない温
度係数を有し温度に関する回路の安定性を低下させ得る
ので、このことは重要である。 Q3のコレクタにおける電圧は、入力抵抗R1の両端の電
圧と、Q3のベース・エミッタ電圧降下と、Q5のベース・
エミッタ電圧降下との和に等しい（npnトランジスタに
対するベース・エミッタ電圧降下は、約0.7ボルトであ
る）。同様に、Q4のコレクタにおける電圧は、（Q21及
びQ10に対する）２つ分のベース・エミッタ電圧降下と
レベル・シフト抵抗R10の両端の電圧との和に等しい。Q
11がバイアスされ、R10を流れる電流をR10の両端の電圧
をR1の両端の電圧に等しくするような電流にし、この結
果、Q3及びQ4の両方のコレクタ電圧を、２つ分のベース
・エミッタ電圧降下とR10の両端電圧に等しい抵抗電圧
との和とする。好適実施例では、電流レベルＩ（ベース
電流は無視し、トランジスタのエミッタ及びコレクタ電
流は等しいと仮定する）と、この電圧均衡を達成する抵
抗値とは、次の通りである。 IQ8＝IQ9＝50μＡ IQ1＝IQ2＝25μＡ IQ3＝IQ4＝50μＡ IR1＝IQ1＋IQ3＝75μＡ IR2＝IQ2＋IQ4＝75μＡ IQ11＝IR10＝50μＡ R1＝R2＝3kohms R10＝4.5kohms 出力段の電流源トランジスタQ22は、Q11と共にバイア
スされ、抵抗R23と直列のダイオード接続されたトラン
ジスタQ23と抵抗24と直列に接続されたミラートランジ
スタ（mirroring transistor）とから構成されるカレ
ント・ミラーのための基準電流を生じる。基準電流を確
立するために、Q22は、VeeとVccとの間のR23と直列に接
続される。この直列回路における電流は、Q24によって
ミラーされ、Q24は、その電流を、１対の差動的に接続
されたnpnトランジスタQ25及びQ26に供給する。Q25のベ
ースは、レベル・シフト抵抗R12と、交流信号がR10をバ
イパスすることを可能にするフィード・フォワード・コ
ンデンサCF1、とを介して、利得段出力線12に接続さ
れ、他方で、そのコレクタは、Q24から電流を受け取
り、そのエミッタは、抵抗R25を介してVeeに接続され
る。差動トランジスタQ26は、ダイオード接続されてお
り、基準電流を抵抗R26を介してミラー作用を行うnpnト
ランジスタQ27に与え、Q27のエミッタは、R26の他端に
接続され、別の抵抗R27を介してVeeに接続される。Q27
を流れる電流は、別のカレント・ミラーのための基準を
与えるが、このカレント・ミラーは、ダイオード接続さ
れたトランジスタQ28と、Q27及びVccの間に直列に接続
された抵抗R28と、Q28を流れる電流をミラーするように
接続されている上述のトランジスタQ20と、から構成さ
れる。トランジスタQ25からQ28は、出力トランジスタQ2
0に対するバイアスを調節するバイアス反転回路をして
機能し、それにより、Q20を流れる電流は、利得段出力
の変化に応答して、出力トランジスタQ21を流れる電流
の変化とは反対の方向に変化する。出力段の残りの素子
には、利得段出力線12上の交流信号がトランジスタQ25
及びQ26をバイパスすることを可能にする第２のフィー
ド・フォワード・コンデンサCF2と、T3とQ27のエミッタ
との間に接続された出力周波数補償コンデンサCO1と、T
3とQ21のベースとの間に接続された別の出力周波数補償
コンデンサCO2と、が含まれる。 次に、出力段の動作を、線12上の利得段出力電圧の増
加への応答について述べることによって説明する。線12
における電圧の増加によって、トランジスタQ21及びQ25
の両方のベース電圧が上昇し、これは、これらのnpnデ
バイスを流れる電流を増加させる。Q25を流れる電流の
増加により、定電流源Q24から電流はQ26から離れる方向
に流れ、それによって、Q26を流れる電流とQ27を流れる
そのミラーされた電流とは、減少する。これは、Q28と
そのミラー作用をする出力トランジスタQ20とを流れる
電流を減少させる。Q21を流れる電流の増加とQ20を流れ
る電流の減少との両方により、T3における出力電流の正
味の変化が生じる。出力電流の同様の変化が、利得段出
力線12上の電圧の低下に伴うが、方向は反対である。 以上で説明した回路は、レール間の出力レンジだけで
なくレール間の入力能力を提供するが、先に言及した二
重折返しカソード・オペアンプよりもかなり少ない能動
素子を用いている。本発明の特定の実施例を示し説明し
たが、多くの変形や別の実施例を、当業者であれば、考
えることができよう。 例えば、この回路は、その動作に著しい影響を与えず
に、pnpトランジスタをnpnで置き換えて再構成する、又
はその逆が可能である。従って、本発明は、次の請求の
範囲の文言においてのみ限定されるものである。
フロントページの続き
(56)参考文献 特開 昭61−248608（ＪＰ，Ａ)
特開 平２−253708（ＪＰ，Ａ)
特開 平３−274911（ＪＰ，Ａ)
特開 平５−191162（ＪＰ，Ａ)
特開 平６−237128（ＪＰ，Ａ)
特開 昭59−43614（ＪＰ，Ａ)
実開 昭60−184314（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
Claims (1)
- (57)【特許請求の範囲】 【請求項１】高い電圧供給線と低い電圧供給線（Vcc,Ve
e）と、 入力段（４）であって、 電流が差動入力信号によって制御される電流を有するよ
うに接続された第１及び第２の差動入力トランジスタ対
（Q1とQ2,Q6とQ7）であって、該第１の差動入力トラン
ジスタ対（Q1とQ2）は第１の導電形であり、第２の差動
入力トランジスタ対（Q6とQ7）は該第１の導電形と逆の
導電形である該第１及び第２の差動入力トランジスタ対
（Q1とQ2,Q6とQ7）と、 前記電圧供給線の一方から前記第１の差動入力トランジ
スタ対の電流回路に差動電流を供給するように接続され
た第１電流源（Q8）と、 前記電圧供給線の他方から前記第２の差動入力トランジ
スタ対の電流回路に差動電流を供給するように接続され
た第２電流源（Q9）と、 前記第１の差動入力トランジスタ対と前記電圧供給線の
他方との間に接続された第１の入力抵抗対（R1とR2）
と、 前記第２の差動入力トランジスタ対と前記電圧供給線の
一方との間に接続された第２の入力抵抗対（R6とR7）
と、 を有する上記入力段（４）と、 カスコード利得段（６）であって、 シングル・エンディド利得段電圧出力を供給する相互接
続された第１及び第２の折り返しカスコード利得トラン
ジスタ対であって、前記差動入力信号における変化が前
記入力抵抗を流れる電流および前記利得段電圧出力にお
ける対応する変化を発生するように前記入力トランジス
タ対と前記入力抵抗に接続された該第１及び第２の折り
返しカスコード利得トランジスタ対と、 出力ノードと、 前記利得段電圧出力における変化に応答して変化する出
力電流を前記出力ノードで発生するトランジスタ・抵抗
回路を含む、前記出力ノードを前記利得段出力に相互接
続している出力段（８）と、 少なくとも一方の前記折り返しカスコード利得トランジ
スタ対のカスコード接続点における電圧レベルはほぼ等
しくして入力信号電圧オフセットを禁止するように接続
された電圧均衡回路（R1,Q3,Q5,R10,Q4,Q21）であっ
て、該電圧均衡回路は、各々の前記第１および第２の折
り返しカスコード利得トランジスタ対における一方のト
ランジスタの電圧レベルを前記折り返しカスコード利得
トランジスタ対における他方のトランジスタの電圧レベ
ルにシフトするように接続されたレベル・シフト回路を
含む該電圧均衡回路と、を有する上記カスコード利得段
（６）と、 を備え、 前記第１の折り返しカスコード利得トランジスタ対は、
同じ導電形でありベースが相互に接続された第１及び第
２のバイポーラ・トランジスタ（Q12、Q13）から成り、
前記第２の折り返しカスコード利得トランジスタ対は、
前記第１の対の利得トランジスタとは逆の導電形であり
ベースが相互に接続された第３及び第４のバイポーラ・
トランジスタ（Q3,Q4）から成り、前記第１及び第３の
バイポーラ・トランジスタのコレクタは相互に接続さ
れ、第２及び第４のバイポーラ・トランジスタのコレク
タは相互に接続され、前記利得段出力は、前記第２及び
第４の利得トランジスタのコレクタから取られ、 更に、前記第１及び第３のバイポーラ・トランジスタを
流れる電流を実質的に差動入力信号の領域において等し
く維持する様に接続された電流等化回路であって、該電
流等化回路が、ベースが前記第１のバイポーラ・トラン
ジスタのコレクタと接続され、エミッタが前記第３のバ
イポーラ・トランジスタのベースに接続され、コレクタ
が前記電圧供給線の一方に結合されたバイポーラ・トラ
ンジスタ（Q5）を有する該電流等化回路を備え、 前記レベル・シフト回路が、前記第２及び第４のバイポ
ーラ・トランジスタのコレクタ電圧を前記第１及び第３
のバイポーラ・トランジスタのコレクタ電圧と均衡させ
る様に接続され、 前記第１及び第３のバイポーラ・トランジスタの各々の
コレクタ電圧が、前記第１の入力抵抗対の一方の抵抗の
両端電圧と、前記第３のバイポーラ・トランジスタと前
記電流等化回路のバイポーラ・トランジスタのベース・
エミッタ電圧との和に実質的に等しく、 前記レベル・シフト回路は、 ベース・エミッタ電圧を発生するように接続された出力
バイポーラ・トランジスタ（Q21）と、 前記出力トランジスタのベース・エミッタ電圧に加えら
れる電圧を保持する様に接続されたレベル・シフト抵抗
（R10）と、 前記レベル・シフト抵抗の両端の電圧を実質的に一方の
前記入力抵抗の電圧と等しくする様に前記レベル・シフ
ト抵抗を流れる電流を駆動するように接続された電流源
（Q11）と、 前記第３及び第４のバイポーラ・トランジスタ（Q3、Q
4）のコレクタ電圧が、実質的に前記出力バイポーラ・
トランジスタ（Q21）及びレベル・シフトバイポーラ・
トランジスタ（Q10）のベース・エミッタ電圧と前記レ
ベル・シフト抵抗（R10）の両端の電圧との和に等しく
なる様に、前記レベル・シフト抵抗（R10）と前記第２
及び第４のバイポーラ・トランジスタ（Q13、Q4）のコ
レクタ間にベース・エミッタ回路が接続された該レベル
・シフト・バイポーラ・トランジスタ（Q10）とを備え
る ことを特徴とする演算増幅器。
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