JPH04227106A - 高周波数クロス接合折返しカスコード回路 - Google Patents
高周波数クロス接合折返しカスコード回路Info
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- JPH04227106A JPH04227106A JP3266092A JP26609291A JPH04227106A JP H04227106 A JPH04227106 A JP H04227106A JP 3266092 A JP3266092 A JP 3266092A JP 26609291 A JP26609291 A JP 26609291A JP H04227106 A JPH04227106 A JP H04227106A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
- H03F3/45282—Long tailed pairs
- H03F3/45291—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45028—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are folded cascode coupled transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45352—Indexing scheme relating to differential amplifiers the AAC comprising a combination of a plurality of transistors, e.g. Darlington coupled transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45676—Indexing scheme relating to differential amplifiers the LC comprising one cascode current mirror
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、差動電流転送によって
電圧利得を与える電流回路に関するものである。
電圧利得を与える電流回路に関するものである。
【０００２】
【従来の技術】その作動が差動電流移動を含む電圧利得
段が開発されている。斯かる回路は作動増幅器、比較器
及び電圧レベルシフト機能が差動電流移動によって達成
される他の回路において有用である。
段が開発されている。斯かる回路は作動増幅器、比較器
及び電圧レベルシフト機能が差動電流移動によって達成
される他の回路において有用である。
【０００３】斯かる機能を実行する公知の回路が図１に
示されている。差動入力電圧Ｖｉｎは一対の入力バイポ
ーラトランジスタＱ１及びＱ２のベースに印加される。 これらのトランジスタはｐｎｐデバイスとして示されて
いるが、この回路はまたｎｐｎトランジスタによって実
施することができる。電流源Ｉ１が正電圧バスＶ＋に接
続されており、入力電圧差に従って２つのトランジスタ
Ｑ１、Ｑ２の間に分割される電流を供給する。Ｑ１及び
Ｑ２のコレクタは負荷抵抗Ｒ１及びＲ２を通してそれぞ
れ負電圧バスＶ−に接続されている。Ｑ１及びＱ２によ
ってそれぞれの負荷抵抗に供給される電流量の差は第１
段の差動電流出力である。この回路はこの差動電流を第
２段において用いて全体の電圧利得を生成するように設
計されている。
示されている。差動入力電圧Ｖｉｎは一対の入力バイポ
ーラトランジスタＱ１及びＱ２のベースに印加される。 これらのトランジスタはｐｎｐデバイスとして示されて
いるが、この回路はまたｎｐｎトランジスタによって実
施することができる。電流源Ｉ１が正電圧バスＶ＋に接
続されており、入力電圧差に従って２つのトランジスタ
Ｑ１、Ｑ２の間に分割される電流を供給する。Ｑ１及び
Ｑ２のコレクタは負荷抵抗Ｒ１及びＲ２を通してそれぞ
れ負電圧バスＶ−に接続されている。Ｑ１及びＱ２によ
ってそれぞれの負荷抵抗に供給される電流量の差は第１
段の差動電流出力である。この回路はこの差動電流を第
２段において用いて全体の電圧利得を生成するように設
計されている。
【０００４】第２段がＱ２のすぐ右側に示されている。
これは破線２に包囲されて図示されているウィルソン電
流ミラー（Ｗｉｌｓｏｎ ｃｕｒｒｅｎｔ ｍｉｒ
ｒｏｒ）を含んでおり、これはバイポーラトランジスタ
Ｑ３及びＱ４に一対のミラ−電流を供給する。Ｑ３及び
Ｑ４のコレクタ−エミッタ回路がＲ１及びＲ２に電流を
それぞれ供給するように接続されている。全てがＶ＋と
Ｖ−の間で直列に接続されている電流源Ｉ２、ダイオー
ド接続トランジスタＱ５及び抵抗Ｒ３からなるバイアス
回路によって共通ベースバイアスがＱ３及びＱ４に確立
されている。Ｑ５のベースがＱ３及びＱ４のベースに共
通して接続されているが、これは後者の２つのトランジ
スタのベースバイアス電圧がＱ５の両端のベース−エミ
ッタ電圧とＲ３の両端の電圧の差に等しくなるようにす
るためである。Ｉ２及びＲ３はＲ３の両端の電圧がＲ１
及びＲ２の両端の電圧と理想的に等しくなるように選択
される。
流ミラー（Ｗｉｌｓｏｎ ｃｕｒｒｅｎｔ ｍｉｒ
ｒｏｒ）を含んでおり、これはバイポーラトランジスタ
Ｑ３及びＱ４に一対のミラ−電流を供給する。Ｑ３及び
Ｑ４のコレクタ−エミッタ回路がＲ１及びＲ２に電流を
それぞれ供給するように接続されている。全てがＶ＋と
Ｖ−の間で直列に接続されている電流源Ｉ２、ダイオー
ド接続トランジスタＱ５及び抵抗Ｒ３からなるバイアス
回路によって共通ベースバイアスがＱ３及びＱ４に確立
されている。Ｑ５のベースがＱ３及びＱ４のベースに共
通して接続されているが、これは後者の２つのトランジ
スタのベースバイアス電圧がＱ５の両端のベース−エミ
ッタ電圧とＲ３の両端の電圧の差に等しくなるようにす
るためである。Ｉ２及びＲ３はＲ３の両端の電圧がＲ１
及びＲ２の両端の電圧と理想的に等しくなるように選択
される。
【０００５】第２段出力はＱ４のコレクタからライン４
に沿ってとられる。全てＶ＋とＶ−の間に直列に接続さ
れているバイポーラトランジスタＱ６及びＱ７並びに抵
抗Ｒ４からなる出力段が配設されている。第２段からの
出力ライン４がＱ６のベースに接続されており、一方Ｑ
７のベースはＱ３、Ｑ４及びＱ５に共通にバイアスされ
ている。最終回路出力ＶｏがＱ６のエミッタとＱ７のコ
レクタの間の接続からとられ、これらは両方共ｎｐｎト
ランジスタとして示されている。
に沿ってとられる。全てＶ＋とＶ−の間に直列に接続さ
れているバイポーラトランジスタＱ６及びＱ７並びに抵
抗Ｒ４からなる出力段が配設されている。第２段からの
出力ライン４がＱ６のベースに接続されており、一方Ｑ
７のベースはＱ３、Ｑ４及びＱ５に共通にバイアスされ
ている。最終回路出力ＶｏがＱ６のエミッタとＱ７のコ
レクタの間の接続からとられ、これらは両方共ｎｐｎト
ランジスタとして示されている。
【０００６】この回路の理想的な作動において、Ｑ３及
びＱ４を通して流れる電流の差はＱ２及びＱ１を通して
流れる電流の差に等しくなっているが、これはＲ１を流
れる全電流（Ｑ１及びＱ３からの電流の和）がＲ２を流
れる全電流（Ｑ２及びＱ４からの電流の和）と等しくな
るようにするためである。Ｒ１及びＲ２は通常等しいバ
リュウインピーダンスであるが、これはＲ１及びＲ２両
端の電圧が理想的には等しくなるようにするためである
。
びＱ４を通して流れる電流の差はＱ２及びＱ１を通して
流れる電流の差に等しくなっているが、これはＲ１を流
れる全電流（Ｑ１及びＱ３からの電流の和）がＲ２を流
れる全電流（Ｑ２及びＱ４からの電流の和）と等しくな
るようにするためである。Ｒ１及びＲ２は通常等しいバ
リュウインピーダンスであるが、これはＲ１及びＲ２両
端の電圧が理想的には等しくなるようにするためである
。
【０００７】
【発明がを解決しようとす課題】図１の回路はダイナミ
ック入力条件の下では電流移動の誤差をこうむっている
。先ず、この回路は平衡をとられており、Ｒ１を通る（
Ｑ１及びＱ３によって供給される）全電流がＲ２を通る
（Ｑ２及びＱ４によって供給される）全電流に等しいと
仮定する。次に、Ｑ１に対する相対的入力電圧が下降し
、その結果ソースＩ１によってＱ１からＱ２に向って供
給される電流にシフトが生じると仮定する。その結果、
Ｒ１及びＲ２を通る全電流並びにこれらの抵抗の両端の
電圧降下が一定に届まるように試みるようにするために
Ｑ３を通る電流が増大しＱ４を通る電流が減少する。し
かしながら、Ｑ３及びＱ４を通るコレクタ−エミッタ電
流が変化すると、これらのトランジスタのベース−エミ
ッタ電流も変化するが、これはこれらが不飽和に作動し
ているからである。その結果、Ｑ３及びＱ４からの電流
はそれらの所望値から逸脱し、Ｒ１及びＲ２を通る電流
は等しくならず、そして第１段から第２段へ電流移動は
１００％にならない。
ック入力条件の下では電流移動の誤差をこうむっている
。先ず、この回路は平衡をとられており、Ｒ１を通る（
Ｑ１及びＱ３によって供給される）全電流がＲ２を通る
（Ｑ２及びＱ４によって供給される）全電流に等しいと
仮定する。次に、Ｑ１に対する相対的入力電圧が下降し
、その結果ソースＩ１によってＱ１からＱ２に向って供
給される電流にシフトが生じると仮定する。その結果、
Ｒ１及びＲ２を通る全電流並びにこれらの抵抗の両端の
電圧降下が一定に届まるように試みるようにするために
Ｑ３を通る電流が増大しＱ４を通る電流が減少する。し
かしながら、Ｑ３及びＱ４を通るコレクタ−エミッタ電
流が変化すると、これらのトランジスタのベース−エミ
ッタ電流も変化するが、これはこれらが不飽和に作動し
ているからである。その結果、Ｑ３及びＱ４からの電流
はそれらの所望値から逸脱し、Ｒ１及びＲ２を通る電流
は等しくならず、そして第１段から第２段へ電流移動は
１００％にならない。
【０００８】
【課題を解決するための手段】本発明は図１の回路のダ
イナミック電流移動作動を改善することを求めている。 本発明に関連のある別の先行技術の回路が図２に示され
ている。しかしながら図２は定常作動のためのものであ
り、全く異なった機能を果たしている。この回路はデュ
アル出力電流源であり、この中でデュアル出力電流が電
流源バイポーラトランジスタＱ８及びＱ９によってそれ
ぞれ負荷抵抗Ｒ５及びＲ６に供給される。Ｑ８及びＱ９
のためのバイアス回路が全て正バスＶ＋と負バスＶ−の
間で直列に接続されている電流源Ｉ３、ダイオード接続
トランジスタＱ１０及びＱ１１、及び抵抗Ｒ７からなる
回路によって形成されている。Ｑ８及びＱ９はＱ１０と
共通ベース接続を有しており従ってＱ１０を通してＩ３
から伝送される電流を比較的に反映している。ｎｐｎデ
バイスＱ８及びＱ９のエミッタはｎｐｎトランジスタＱ
１２及びＱ１３からなるクロス結合されたカスコート回
路によって抵抗Ｒ８及びＲ９を通してＶ−に接続されて
おり、Ｑ１２のコレクタ−エミッタ回路はＱ８及び及び
Ｒ８のエミッタ間に接続されており、Ｑ１３のコレクタ
−エミッタ回路はＱ９及びＲ９のエミッタ間に接続され
ている。Ｑ１２及びＱ１３は各々のベースを他方のコレ
クタに接続することによりクロス結合されている。
イナミック電流移動作動を改善することを求めている。 本発明に関連のある別の先行技術の回路が図２に示され
ている。しかしながら図２は定常作動のためのものであ
り、全く異なった機能を果たしている。この回路はデュ
アル出力電流源であり、この中でデュアル出力電流が電
流源バイポーラトランジスタＱ８及びＱ９によってそれ
ぞれ負荷抵抗Ｒ５及びＲ６に供給される。Ｑ８及びＱ９
のためのバイアス回路が全て正バスＶ＋と負バスＶ−の
間で直列に接続されている電流源Ｉ３、ダイオード接続
トランジスタＱ１０及びＱ１１、及び抵抗Ｒ７からなる
回路によって形成されている。Ｑ８及びＱ９はＱ１０と
共通ベース接続を有しており従ってＱ１０を通してＩ３
から伝送される電流を比較的に反映している。ｎｐｎデ
バイスＱ８及びＱ９のエミッタはｎｐｎトランジスタＱ
１２及びＱ１３からなるクロス結合されたカスコート回
路によって抵抗Ｒ８及びＲ９を通してＶ−に接続されて
おり、Ｑ１２のコレクタ−エミッタ回路はＱ８及び及び
Ｒ８のエミッタ間に接続されており、Ｑ１３のコレクタ
−エミッタ回路はＱ９及びＲ９のエミッタ間に接続され
ている。Ｑ１２及びＱ１３は各々のベースを他方のコレ
クタに接続することによりクロス結合されている。
【０００９】Ｑ１２／Ｑ１３回路がないと、Ｒ８及びＲ
９の寸法とＱ８及びＱ９のエミッタ面積の両方を直接し
、これによりＲ５及びＲ６を通る出力電流を調節する必
要がある。クロス結合されたトランジスタＱ１２及びＱ
１３の付加によりＱ８及びＱ９のエミッタ領域を調節し
て、Ｒ５及びＲ６を通る出力電流の比をＲ９／Ｒ８比に
対して実質的に一定の比率で保持する必要性がなくなる
。相対的定常出力電流の変化は、Ｑ８及びＱ９のエミッ
タ面積を修正することなく、Ｒ８及び／又はＲ９の値を
変化することによりなされる。しかしながら、この回路
はＲ５及びＲ６を通る出力電流の比が連続的に変化する
ダイナミックモードに対して設計されていない。むしろ
、出力電流比が設定されると、それは固定したままであ
り、抵抗Ｒ８及び／又はＲ９が修正されない限り変化し
ない。
９の寸法とＱ８及びＱ９のエミッタ面積の両方を直接し
、これによりＲ５及びＲ６を通る出力電流を調節する必
要がある。クロス結合されたトランジスタＱ１２及びＱ
１３の付加によりＱ８及びＱ９のエミッタ領域を調節し
て、Ｒ５及びＲ６を通る出力電流の比をＲ９／Ｒ８比に
対して実質的に一定の比率で保持する必要性がなくなる
。相対的定常出力電流の変化は、Ｑ８及びＱ９のエミッ
タ面積を修正することなく、Ｒ８及び／又はＲ９の値を
変化することによりなされる。しかしながら、この回路
はＲ５及びＲ６を通る出力電流の比が連続的に変化する
ダイナミックモードに対して設計されていない。むしろ
、出力電流比が設定されると、それは固定したままであ
り、抵抗Ｒ８及び／又はＲ９が修正されない限り変化し
ない。
【００１０】
【発明の概略】本発明は図１の回路の電流位相効率を有
意に改善し、また、第２段利得トランジスタと入力段の
出力インピーダンスの間にクロス結合されたカスコード
回路を提供することによりその利得を増大する。これら
の付加的なトランジスタのコレクタ−エミッタ回路及び
ベースは電流が１つの入力トランジスタから他のトラン
ジスタにシフトする時に入力段負荷インピーダンスに供
給される全電流における変化を防ぐようにクロス結合さ
れている。これらの付加的なトランジスタは入力トラン
ジスタを流れる電流の変化から生じる出力トランジスタ
の両端のバイアス電流の変化に応答し、利得段から入力
段負荷インピーダンスへの電流を調節してこれにより負
荷インピーダンスを通る全電流を実質的に一定に維持す
る。このようにして負荷インピーダンスを通る電流を利
得段トランジスタの両端のバイアス電圧の変化と無関係
にすることにより、２つの段の間の電流位相効率と利得
の両方が改善される。２つの利得段トランジスタのため
のバイヤス回路はそれらのベース電圧を負荷インピーダ
ンスの両端の電圧の上の約２ベース−エミッタ電圧降下
に保つ。
意に改善し、また、第２段利得トランジスタと入力段の
出力インピーダンスの間にクロス結合されたカスコード
回路を提供することによりその利得を増大する。これら
の付加的なトランジスタのコレクタ−エミッタ回路及び
ベースは電流が１つの入力トランジスタから他のトラン
ジスタにシフトする時に入力段負荷インピーダンスに供
給される全電流における変化を防ぐようにクロス結合さ
れている。これらの付加的なトランジスタは入力トラン
ジスタを流れる電流の変化から生じる出力トランジスタ
の両端のバイアス電流の変化に応答し、利得段から入力
段負荷インピーダンスへの電流を調節してこれにより負
荷インピーダンスを通る全電流を実質的に一定に維持す
る。このようにして負荷インピーダンスを通る電流を利
得段トランジスタの両端のバイアス電圧の変化と無関係
にすることにより、２つの段の間の電流位相効率と利得
の両方が改善される。２つの利得段トランジスタのため
のバイヤス回路はそれらのベース電圧を負荷インピーダ
ンスの両端の電圧の上の約２ベース−エミッタ電圧降下
に保つ。
【００１１】
【実施例】本発明は図１の回路を改良し、入力と利得段
との間のより効率的な且つ正確な差動電流転送（ｄｉｆ
ｆｅｒｅｎｔｉａｌ ｃｕｒｒｅｎｔ ｔｒａｎｓ
ｆｅｒ）を行う。本発明の好ましい実施が図３に示され
ており、図３において図１の回路のエレメントと共通の
エレメントは同じ参照数字で示されている。
との間のより効率的な且つ正確な差動電流転送（ｄｉｆ
ｆｅｒｅｎｔｉａｌ ｃｕｒｒｅｎｔ ｔｒａｎｓ
ｆｅｒ）を行う。本発明の好ましい実施が図３に示され
ており、図３において図１の回路のエレメントと共通の
エレメントは同じ参照数字で示されている。
【００１２】図３の入力段はその全体の帯域幅、その相
互コンダクタンスｇｍ，その雑音特性及びその入力電圧
範囲を向上するために図１に示されている入力段から修
正されている。この修正は本発明の基本ではないが、こ
こではベストモードとして説明される。この修正はＱ１
及びＱ２のコレクタ−エミッタ回路にそれぞれ電流を供
給するために電流源Ｉ４及びＩ５の付加を含んでいる。 正電圧バスと抵抗Ｒ１，Ｒ２の間の付加的回路経路が接
合ＦＥＴ（ＪＦＥＴ）又は金属酸化物半導体ＦＥＴ（Ｍ
ＯＳＦＥＴ）のどちらかとして実施され得る電界効果ト
ランジスタ（ＦＥＴ）Ｊ１，Ｊ２によって提供される。 Ｊ１及びＪ２のソース−ドレイン回路には正バスＶ＋に
結合されている電流源Ｉ６によって電流が供給され、Ｊ
３，Ｊ４ソース−ドレイン回路の反対側はＱ１／Ｒ１及
びＱ２／Ｒ２のための共通の接続にそれぞれ接続されて
いる。最後に、ダイオード接続バイポーラトランジスタ
Ｄ１，Ｄ２の形にある一対のインピーダンスが電流源Ｉ
１からの電流をＱ１及びＱ２のエミッタ−コレクタ回路
にそれぞれ分割するために接続されている。Ｊ１及びＪ
２のゲートがＱ１及びＱ２のエミッタにＤ１及びＤ２と
共にそれぞれ接続されている。
互コンダクタンスｇｍ，その雑音特性及びその入力電圧
範囲を向上するために図１に示されている入力段から修
正されている。この修正は本発明の基本ではないが、こ
こではベストモードとして説明される。この修正はＱ１
及びＱ２のコレクタ−エミッタ回路にそれぞれ電流を供
給するために電流源Ｉ４及びＩ５の付加を含んでいる。 正電圧バスと抵抗Ｒ１，Ｒ２の間の付加的回路経路が接
合ＦＥＴ（ＪＦＥＴ）又は金属酸化物半導体ＦＥＴ（Ｍ
ＯＳＦＥＴ）のどちらかとして実施され得る電界効果ト
ランジスタ（ＦＥＴ）Ｊ１，Ｊ２によって提供される。 Ｊ１及びＪ２のソース−ドレイン回路には正バスＶ＋に
結合されている電流源Ｉ６によって電流が供給され、Ｊ
３，Ｊ４ソース−ドレイン回路の反対側はＱ１／Ｒ１及
びＱ２／Ｒ２のための共通の接続にそれぞれ接続されて
いる。最後に、ダイオード接続バイポーラトランジスタ
Ｄ１，Ｄ２の形にある一対のインピーダンスが電流源Ｉ
１からの電流をＱ１及びＱ２のエミッタ−コレクタ回路
にそれぞれ分割するために接続されている。Ｊ１及びＪ
２のゲートがＱ１及びＱ２のエミッタにＤ１及びＤ２と
共にそれぞれ接続されている。
【００１３】述べられた入力段によって、バイポーラト
ランジスタＱ１、Ｑ２のｇｍは、全段の相互コンダクタ
ンスを確立する上で、小さな信号入力に対してＦＥＴ
Ｊ１、Ｊ２のｇｍを０．１ボルト台以下に支配する。
ランジスタＱ１、Ｑ２のｇｍは、全段の相互コンダクタ
ンスを確立する上で、小さな信号入力に対してＦＥＴ
Ｊ１、Ｊ２のｇｍを０．１ボルト台以下に支配する。
【００１４】約０．１−１ボルト台のより大きな入力電
圧差の場合、入力段のためのｇｍはＪ３及びＪ４によっ
て支配される。斯くして入力段は約０．１ボルト（これ
より上でＱ１及びＱ２が飽和する）までの比較的低い入
力電圧差に対するバイポーラトランジスタＱ１、Ｑ２の
良好なｇｍ、周波数応答、帯域幅及び背景ノイズを約１
ボルトまでのより高い入力電圧差に対するＪＦＥＴ回路
のより高いスルーレート（ｓｌｅｗ ｒａｔｅ）と組
合わせる。この型式の相互コンダクタンス段は、１９９
０年 に出願され且つ本発明の
譲受人であるプレシションモノリシックス社に譲り受け
られてた、ジェームズアールバットラ及びダグラスエス
スミスによる米国特許出願第
「広ダイナミックレンジ相互コンダクタンス段」に
より詳細に述べられている。入力段は図１に図示のよう
に実施され得るが、ず３の入力段が好ましい。
圧差の場合、入力段のためのｇｍはＪ３及びＪ４によっ
て支配される。斯くして入力段は約０．１ボルト（これ
より上でＱ１及びＱ２が飽和する）までの比較的低い入
力電圧差に対するバイポーラトランジスタＱ１、Ｑ２の
良好なｇｍ、周波数応答、帯域幅及び背景ノイズを約１
ボルトまでのより高い入力電圧差に対するＪＦＥＴ回路
のより高いスルーレート（ｓｌｅｗ ｒａｔｅ）と組
合わせる。この型式の相互コンダクタンス段は、１９９
０年 に出願され且つ本発明の
譲受人であるプレシションモノリシックス社に譲り受け
られてた、ジェームズアールバットラ及びダグラスエス
スミスによる米国特許出願第
「広ダイナミックレンジ相互コンダクタンス段」に
より詳細に述べられている。入力段は図１に図示のよう
に実施され得るが、ず３の入力段が好ましい。
【００１５】第３の利得段はＱ３、Ｑ４と負荷インピー
ダンスＲ１、Ｒ２の間のクロス結合された折返しカスコ
ード回路の付加によって修正されている。ｎｐｎトラン
ジスタがＱ３及びＱ４に対して用いられる図示の回路に
おいて、カスコード回路はｎｐｎバイポーラトランジス
タＱ８及びＱ９からなっている。Ｑ８及びＱ９のコレク
タはＱ３及びＱ４のエミッタにそれぞれ接続されており
、Ｑ８及びＱ９のエミッタはＲ１及びＲ２にそれぞれ接
続されており、そしてそれらのベースはリード線６及び
８によってそれらのコレクタにクロス結合されている。
ダンスＲ１、Ｒ２の間のクロス結合された折返しカスコ
ード回路の付加によって修正されている。ｎｐｎトラン
ジスタがＱ３及びＱ４に対して用いられる図示の回路に
おいて、カスコード回路はｎｐｎバイポーラトランジス
タＱ８及びＱ９からなっている。Ｑ８及びＱ９のコレク
タはＱ３及びＱ４のエミッタにそれぞれ接続されており
、Ｑ８及びＱ９のエミッタはＲ１及びＲ２にそれぞれ接
続されており、そしてそれらのベースはリード線６及び
８によってそれらのコレクタにクロス結合されている。
【００１６】利得段のためのバイアス回路において、Ｑ
８及びＱ９によって引き起こされる付加的なベース−エ
ミッタ電圧降下を補償するために付加的なダイオード接
続バイポーラトランジスタＱ１０がＱ５及びＲ３の間に
直列に付加されている。Ｑ１０のベース（図１における
ようなＱ５のベースではなく）はＱ７のベースに共通的
に出力段において接続されている。Ｑ６のベース電流を
補償するために、斯くして第２段の出力に非常に高い入
力インピーダンスを供給するために出力段におけるＶ＋
とＱ６の間に付加的なトランジスタＱ１１が接続されて
いる。加うるに、破線１０に包囲されて図示されている
電圧バッファ電流利得出力段がＱ６とＱ７の間からとら
れた出力に接続されており、バッファ及び更なる電流利
得を提供する。
８及びＱ９によって引き起こされる付加的なベース−エ
ミッタ電圧降下を補償するために付加的なダイオード接
続バイポーラトランジスタＱ１０がＱ５及びＲ３の間に
直列に付加されている。Ｑ１０のベース（図１における
ようなＱ５のベースではなく）はＱ７のベースに共通的
に出力段において接続されている。Ｑ６のベース電流を
補償するために、斯くして第２段の出力に非常に高い入
力インピーダンスを供給するために出力段におけるＶ＋
とＱ６の間に付加的なトランジスタＱ１１が接続されて
いる。加うるに、破線１０に包囲されて図示されている
電圧バッファ電流利得出力段がＱ６とＱ７の間からとら
れた出力に接続されており、バッファ及び更なる電流利
得を提供する。
【００１７】図３の回路の作動をここで説明する。先ず
、Ｑ２に対する入力電圧がＱ１に対して相対的に減少し
、電流がそれに従ってＱ１からＱ２にシフトされたと仮
定する。その結果、Ｑ３を通る電流はＲ１を通る定電流
を維持するべく、Ｑ１を通る電流の減少を補償すること
を試みて増大する。Ｑ４を通る電流はＱ２を通る電流の
増大を補償して、且つＲ２を通る全電流を一定に維持す
るために対応の量だけ降下しようと試みる。Ｑ３電流の
増大の故に、そのベース−エミッタ電圧降下は増大し、
これによりそのエミッタ電圧を下げる。逆に、Ｑ４のベ
ース−エミッタ電圧降下はその減少した電流の故に下が
り、これによりＱ４のエミッタ電圧を増大せしめる。Ｑ
３に対する減少したエミッタ電圧はＱ９に対する減少し
たベース電圧として現われ、一方Ｑ４に対する増大した
エミッタ−電圧はＱ８及びＱ９に対するクロス結合され
たカスコード接続によるＱ８のための増大した電圧とし
て現われる。その結果、Ｑ８のコレクタ電圧（Ｑ３のエ
ミッタ電圧に等しい）の減少はＱ８のベース電圧の増大
によって平衡になり、Ｑ９のコレクタ電圧（Ｑ４のエミ
ッタ電圧に等しい）の増大はＱ９のベース電圧の減少に
よって平衡になる。この作動を観察する別の方法は、Ｑ
３からの余分な電流の増大を吸収するＱ９のベース、並
びにＱ４に対する余分な電流減少を供給するＱ８のベー
スを視覚化することである。どちらの分析の場合でも、
その結果は負荷抵抗Ｒ１及びＲ２を通る全負荷電流が一
定になる（一次近似まで）。
、Ｑ２に対する入力電圧がＱ１に対して相対的に減少し
、電流がそれに従ってＱ１からＱ２にシフトされたと仮
定する。その結果、Ｑ３を通る電流はＲ１を通る定電流
を維持するべく、Ｑ１を通る電流の減少を補償すること
を試みて増大する。Ｑ４を通る電流はＱ２を通る電流の
増大を補償して、且つＲ２を通る全電流を一定に維持す
るために対応の量だけ降下しようと試みる。Ｑ３電流の
増大の故に、そのベース−エミッタ電圧降下は増大し、
これによりそのエミッタ電圧を下げる。逆に、Ｑ４のベ
ース−エミッタ電圧降下はその減少した電流の故に下が
り、これによりＱ４のエミッタ電圧を増大せしめる。Ｑ
３に対する減少したエミッタ電圧はＱ９に対する減少し
たベース電圧として現われ、一方Ｑ４に対する増大した
エミッタ−電圧はＱ８及びＱ９に対するクロス結合され
たカスコード接続によるＱ８のための増大した電圧とし
て現われる。その結果、Ｑ８のコレクタ電圧（Ｑ３のエ
ミッタ電圧に等しい）の減少はＱ８のベース電圧の増大
によって平衡になり、Ｑ９のコレクタ電圧（Ｑ４のエミ
ッタ電圧に等しい）の増大はＱ９のベース電圧の減少に
よって平衡になる。この作動を観察する別の方法は、Ｑ
３からの余分な電流の増大を吸収するＱ９のベース、並
びにＱ４に対する余分な電流減少を供給するＱ８のベー
スを視覚化することである。どちらの分析の場合でも、
その結果は負荷抵抗Ｒ１及びＲ２を通る全負荷電流が一
定になる（一次近似まで）。
【００１８】入力段における実質的に一定の差動負荷電
流の維持によって入力段と利得段との電流位相効率が向
上し、これは利得を約１３ｄｂだけ増大すると計算され
る。回路作動の直線性の改善も期待されるが、これはＱ
３及びＱ４の非直線ベース−エミッタ電圧特性がクロス
結合されたカスコード回路の付加によって略相殺される
からである。
流の維持によって入力段と利得段との電流位相効率が向
上し、これは利得を約１３ｄｂだけ増大すると計算され
る。回路作動の直線性の改善も期待されるが、これはＱ
３及びＱ４の非直線ベース−エミッタ電圧特性がクロス
結合されたカスコード回路の付加によって略相殺される
からである。
【００１９】
【発明の効果】以上説明したように本発明の差動入力回
路は、それぞれの負荷インピーダンスを通して電流を供
給するように接続された一対の差動バイアス入力トラン
ジスタを有する入力段、及び入力電圧レベルの変化に対
してインピーダンス電流を一定に保つべく付加インピー
ダンスに付加的な電流を供給するために接続された第２
対のトランジスタを有する利得段を有している。利得段
トランジスタと付加インピーダンスとの間に接続された
クロス結合カスタード回路は回路のダイナミック作動の
期間中生じる付加インピーダンス電流の誤差を補償し、
斯くして利得、直線性、及びこれら２つの段の間の電流
位相効率を向上せしめる。
路は、それぞれの負荷インピーダンスを通して電流を供
給するように接続された一対の差動バイアス入力トラン
ジスタを有する入力段、及び入力電圧レベルの変化に対
してインピーダンス電流を一定に保つべく付加インピー
ダンスに付加的な電流を供給するために接続された第２
対のトランジスタを有する利得段を有している。利得段
トランジスタと付加インピーダンスとの間に接続された
クロス結合カスタード回路は回路のダイナミック作動の
期間中生じる付加インピーダンス電流の誤差を補償し、
斯くして利得、直線性、及びこれら２つの段の間の電流
位相効率を向上せしめる。
【図１】上記で論じた先行技術の作動入力電圧利得回路
の回路図である。
の回路図である。
【図２】上記で論じた先行技術のデュアル出力電流源の
回路図である。
回路図である。
【図３】本発明の好ましい実施例の回路図である。
Ｑ１、Ｑ２ 入力バイポーラトランジスタＲ
１、Ｒ２ 負荷抵抗
１、Ｒ２ 負荷抵抗
Claims (5)
- 【請求項１】 第１及び第２電流分岐、各分岐におけ
るそれぞれの負荷インピーダンス、及び上記２つの分岐
の両端に供給された差動入力電圧信号に従って段電流を
上記第１及び第２分岐とそれらのそれぞれの負荷インピ
ーダンスの間に分割するための手段を含む第１段、及び
上記分岐電流の変化を補償するべく上記負荷インピーダ
ンスにそれぞれの電流を供給するように接続された第１
及び第２トランジスタ、及び上記トランジスタのための
バイアス回路手段を含む第２段を含む差動入力回路にお
いて、上記第１及び第２トランジスタからの電流を上記
第１及び第２分岐のための負荷インピーダンスにそれぞ
れ結合するように接続された第３及び第４トランジスタ
、及びそれらの電流の変化から生じる上記第１及び第２
トランジスタの両端の電圧の変化に応答する上記第３及
び第４トランジスタをクロス結合する回路手段を含み、
上記クロス結合された第３及び第４トランジスタが上記
負荷インピーダンスを通る全電流を実質的に一定に且つ
上記第１及び第２トランジスタの両端の電圧の上記変化
に実質的に無関係に維持するべく上記第２段から上記負
荷インピーダンスに流れる電流を調節することを特徴と
する差動入力回路。 - 【請求項２】 上記第１、第２、第３及び第４トラン
ジスタがバイポーラトランジスタを含んでおり、上記第
１及び第３トランジスタの並びに上記第２及び第４トラ
ンジスタのコレクタ−エミッタ回路が直列に接続されて
おり、上記クロス結合回路手段が上記第３及び第４トラ
ンジスタのコレクタをお互いのベースに接続している手
段を含むことを特徴とする請求項１の回路。 - 【請求項３】 上記バイアス回路手段が上記第１及び
第２トランジスタのベース電圧を上記負荷インピーダン
スの電圧の上の約２ベース−エミッタ電圧降下の共通レ
ベルに設定することを特徴とする請求項２の回路。 - 【請求項４】 第１及び第２バイポーラ入力トランジ
スタ、上記トランジスタのベースの両端に供給された差
動入力電圧信号に従ってその電流を上記入力トランジス
タの間に分割するように接続された電流源、及び上記第
１及び第２入力トランジスタから電流をそれぞれ受ける
ように接続された第１及び第２負荷インピーダンスを含
む第１段と、及び上記負荷抵抗を通る電流の変化を防ぐ
ことにより上記第１及び第２入力トランジスタを通る電
流の変化を補償するために電流を上記第１及び第２負荷
インピーダンスに供給するように接続された第１及び第
２バイポーラ利得トランジスタを含む第２段とを含む差
動入力電圧利得回路において、上記トランジスタからの
電流を上記第１及び第２負荷インピーダンスにそれぞれ
結合するために上記第１及び第２バイポーラ利得トラン
ジスタにそれぞれカスコード回路式に接続された第３及
び第４バイポーラ利得トランジスタを含み、上記第３及
び第４バイポーラ利得トランジスタのコレクタ−エミッ
タ回路及びベースが上記入力トランジスタによって上記
負荷インピーダンスに供給された電流が変化する時に上
記負荷インピーダンスに供給された全電流の変化を防止
するようにクロス結合されていることを特徴とする差動
入力電圧利得回路。 - 【請求項５】 上記第１及び第２バイポーラ利得トラ
ンジスタのベースに接続された共通バイアス回路を更に
含んでおり、上記バイアス回路が一対のダイオード接続
バイポーラトランジスタのコレクタ−エミッタ回路及び
インピーダンスに直列に接続されている電流源を含んで
おり、上記電流源及びインピーダンスの大きさが上記負
荷インピーダンスの両端の電圧の上の約２ベース−エミ
ッタ電圧降下である上記第１及び第２バイポーラ利得ト
ランジスタに対するベースバイアス電圧を生成するよう
に選択されていることを特徴とする請求項４の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US597795 | 1990-10-15 | ||
| US07/597,795 US5091701A (en) | 1990-10-15 | 1990-10-15 | High efficiency cross-coupled folded cascode circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227106A true JPH04227106A (ja) | 1992-08-17 |
| JP2622321B2 JP2622321B2 (ja) | 1997-06-18 |
Family
ID=24392954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266092A Expired - Lifetime JP2622321B2 (ja) | 1990-10-15 | 1991-10-15 | 高周波数クロス接合折返しカスコード回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091701A (ja) |
| EP (1) | EP0481630B1 (ja) |
| JP (1) | JP2622321B2 (ja) |
| DE (1) | DE69112980T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028173A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | 演算増幅器 |
| JP2010541408A (ja) * | 2007-09-27 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 無線周波数信号をダウンコンバートするための装置および方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2268015A (en) * | 1992-06-18 | 1993-12-22 | Gould Inc | Feed-forward distortion reduction for transconductance amplifier |
| US5675278A (en) * | 1994-02-09 | 1997-10-07 | Texas Instruments Incorporated/Hiji High-Tech Co., Ltd. | Level shifting circuit |
| JP3251759B2 (ja) * | 1994-02-24 | 2002-01-28 | 株式会社東芝 | 可変利得増幅回路 |
| US5493254A (en) * | 1994-03-31 | 1996-02-20 | National Semiconductor Corporation | Amplifier including circuit for reducing input capacitance |
| US5418491A (en) * | 1994-07-07 | 1995-05-23 | Analog Devices, Inc. | Operational amplifier compensation circuit for preventing phase reversal and maintaining performance for inputs outside the common mode range |
| US6107887A (en) * | 1998-10-02 | 2000-08-22 | Micro Linear Corporation | Differential to single-ended video cable driver having BICMOS current-mode operational amplifier |
| JP5089528B2 (ja) * | 2008-08-18 | 2012-12-05 | パナソニック株式会社 | データ取り込み回路および表示パネル駆動回路および画像表示装置 |
| US8941441B2 (en) * | 2013-03-15 | 2015-01-27 | Innophase Inc. | LNA with linearized gain over extended dynamic range |
| US9083588B1 (en) | 2013-03-15 | 2015-07-14 | Innophase, Inc. | Polar receiver with adjustable delay and signal processing metho |
| KR101457559B1 (ko) * | 2013-04-19 | 2014-11-06 | 연세대학교 산학협력단 | 저잡음 증폭기 |
Citations (2)
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|---|---|---|---|---|
| JPS6090407A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 差動増幅器 |
| JPS6097708A (ja) * | 1983-11-02 | 1985-05-31 | Fujitsu Ltd | 定電流回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4268759A (en) * | 1979-05-21 | 1981-05-19 | Analog Devices, Incorporated | Signal-processing circuitry with intrinsic temperature insensitivity |
| DE3032703C2 (de) * | 1980-08-30 | 1982-12-30 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Rückgekoppelter Verstärker oder Schwellwertschalter für eine stromgespeiste Differenzstufe |
| JPS57204611A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Voltage follower circuit |
| GB2219162B (en) * | 1988-05-28 | 1992-06-10 | Stc Plc | Amplifier circuit |
| US4959622A (en) * | 1989-08-31 | 1990-09-25 | Delco Electronics Corporation | Operational amplifier with precise bias current control |
-
1990
- 1990-10-15 US US07/597,795 patent/US5091701A/en not_active Expired - Lifetime
-
1991
- 1991-10-02 DE DE69112980T patent/DE69112980T2/de not_active Expired - Lifetime
- 1991-10-02 EP EP91309009A patent/EP0481630B1/en not_active Expired - Lifetime
- 1991-10-15 JP JP3266092A patent/JP2622321B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0481630B1 (en) | 1995-09-13 |
| EP0481630A1 (en) | 1992-04-22 |
| DE69112980D1 (de) | 1995-10-19 |
| US5091701A (en) | 1992-02-25 |
| DE69112980T2 (de) | 1996-04-25 |
| JP2622321B2 (ja) | 1997-06-18 |
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