JPH06326525A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH06326525A JPH06326525A JP5139117A JP13911793A JPH06326525A JP H06326525 A JPH06326525 A JP H06326525A JP 5139117 A JP5139117 A JP 5139117A JP 13911793 A JP13911793 A JP 13911793A JP H06326525 A JPH06326525 A JP H06326525A
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- JP
- Japan
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- amplifier
- operational amplifier
- transistor
- power supply
- circuit
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Abstract
(57)【要約】
【目的】 大きな動作電圧範囲を確保した増幅回路を提
供することを目的とする。 【構成】 入力電圧が電源電圧Ｖcc−Ｖssの低レベル側
＋２ＶBE以上で入力電圧に比例した出力電圧が得られ、
＋２ＶBE以下では初段がカットオフして出力端子が高イ
ンピーダンスとなる第１の演算増幅器１と、この第１の
演算増幅器１とは相補型の回路構成であって、入力電圧
が電源電圧範囲の高レベル側のＶcc−２ＶBE以下で入力
電圧に比例した出力電圧が得られ、Ｖcc−２ＶBE以上で
は初段がカットオフして出力端子が高インピーダンスと
なる第２の演算増幅器２とが並列接続されて、電源電圧
の全範囲でフルスイングできる増幅回路を構成した。
供することを目的とする。 【構成】 入力電圧が電源電圧Ｖcc−Ｖssの低レベル側
＋２ＶBE以上で入力電圧に比例した出力電圧が得られ、
＋２ＶBE以下では初段がカットオフして出力端子が高イ
ンピーダンスとなる第１の演算増幅器１と、この第１の
演算増幅器１とは相補型の回路構成であって、入力電圧
が電源電圧範囲の高レベル側のＶcc−２ＶBE以下で入力
電圧に比例した出力電圧が得られ、Ｖcc−２ＶBE以上で
は初段がカットオフして出力端子が高インピーダンスと
なる第２の演算増幅器２とが並列接続されて、電源電圧
の全範囲でフルスイングできる増幅回路を構成した。
Description
【０００１】
【産業上の利用分野】この発明は、電圧フォロア等に利
用して有用な動作電圧範囲の広い増幅回路に関する。
用して有用な動作電圧範囲の広い増幅回路に関する。
【０００２】
【従来の技術】トランジスタを用いた演算増幅器には通
常、入出力電圧に制限があり、電源電位Ｖcc付近または
接地電位Ｖss付近では動作しない。例えば電圧フォロア
は、演算増幅器に並列帰還を施して利得１の正相増幅器
としたもので、各種回路間のバッファとしてよく用いら
れる。このような電圧フォロアでは、電源電位Ｖcc付近
及び接地電位Ｖss付近に不動作領域があると入力電圧波
形をそのまま転送することができない。特に電源電圧が
小さいときには相対的に動作範囲が大きく狭められて問
題である。
常、入出力電圧に制限があり、電源電位Ｖcc付近または
接地電位Ｖss付近では動作しない。例えば電圧フォロア
は、演算増幅器に並列帰還を施して利得１の正相増幅器
としたもので、各種回路間のバッファとしてよく用いら
れる。このような電圧フォロアでは、電源電位Ｖcc付近
及び接地電位Ｖss付近に不動作領域があると入力電圧波
形をそのまま転送することができない。特に電源電圧が
小さいときには相対的に動作範囲が大きく狭められて問
題である。
【０００３】
【発明が解決しようとする課題】以上のように通常の演
算増幅器では、電源電位Ｖcc付近及び接地電位Ｖss付近
に不動作領域があって、電圧利用率が低く、ダイナミッ
クレンジが狭いという問題があった。この発明は、この
ような問題を解決して動作電圧範囲を大きく確保した増
幅回路を提供することを目的としている。
算増幅器では、電源電位Ｖcc付近及び接地電位Ｖss付近
に不動作領域があって、電圧利用率が低く、ダイナミッ
クレンジが狭いという問題があった。この発明は、この
ような問題を解決して動作電圧範囲を大きく確保した増
幅回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】この発明に係る増幅回路
は、入力電圧が電源電圧範囲の低レベル側の第１の値以
上で入力電圧に比例した出力電圧が得られ、第１の値以
下では初段がカットオフして出力端子が高インピーダン
スとなる第１の演算増幅器と、この第１の演算増幅器と
は相補型の回路構成であって、入力電圧が電源電圧範囲
の高レベル側の第２の値以下で入力電圧に比例した出力
電圧が得られ、第２の値以上では初段がカットオフして
出力端子が高インピーダンスとなる第２の演算増幅器と
が並列接続されていることを特徴としている。
は、入力電圧が電源電圧範囲の低レベル側の第１の値以
上で入力電圧に比例した出力電圧が得られ、第１の値以
下では初段がカットオフして出力端子が高インピーダン
スとなる第１の演算増幅器と、この第１の演算増幅器と
は相補型の回路構成であって、入力電圧が電源電圧範囲
の高レベル側の第２の値以下で入力電圧に比例した出力
電圧が得られ、第２の値以上では初段がカットオフして
出力端子が高インピーダンスとなる第２の演算増幅器と
が並列接続されていることを特徴としている。
【０００５】
【作用】この発明によると、低レベル側ではクリップさ
れて出力が高インピーダンスとなり高レベル側はフルス
イングできる第１の演算増幅器と、これと相補型回路構
成を有し高レベル側でクリップされて出力が高インピー
ダンスとなり低レベル側はフルスイングできる第２の演
算増幅器とを並列接続することによって、電源電圧の全
範囲にわたって動作するダイナミックレンジの広い増幅
回路が得られる。
れて出力が高インピーダンスとなり高レベル側はフルス
イングできる第１の演算増幅器と、これと相補型回路構
成を有し高レベル側でクリップされて出力が高インピー
ダンスとなり低レベル側はフルスイングできる第２の演
算増幅器とを並列接続することによって、電源電圧の全
範囲にわたって動作するダイナミックレンジの広い増幅
回路が得られる。
【０００６】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、一実施例の増幅回路に用いられるバ
イポーラトランジスタ構成の第１の演算増幅器１であ
り、図２は図１の演算増幅器１と並列接続されるこれと
相補型構成の第２の演算増幅器２である。
説明する。図１は、一実施例の増幅回路に用いられるバ
イポーラトランジスタ構成の第１の演算増幅器１であ
り、図２は図１の演算増幅器１と並列接続されるこれと
相補型構成の第２の演算増幅器２である。
【０００７】図１において、ダーリントン接続されたｎ
ｐｎトランジスタＱ１１，Ｑ１３と、同じくダーリント
ン接続されたｎｐｎトランジスタＱ１２，Ｑ１４とは、
トランジスタＱ１３，Ｑ１４のエミッタが共通に電流源
ｉ１３に接続されて、初段の差動アンプを構成してい
る。トランジスタＱ１１，Ｑ１２のエミッタはそれぞれ
電流源ｉ１１，ｉ１２に接続され、コレクタは電源電位
Ｖccに接続されている。トランジスタＱ１３，Ｑ１４の
コレクタは、それぞれ負荷であるダイオード接続された
ｐｎｐトランジスタＱ１５，Ｑ１６を介して、電源電位
Ｖccに接続されている。
ｐｎトランジスタＱ１１，Ｑ１３と、同じくダーリント
ン接続されたｎｐｎトランジスタＱ１２，Ｑ１４とは、
トランジスタＱ１３，Ｑ１４のエミッタが共通に電流源
ｉ１３に接続されて、初段の差動アンプを構成してい
る。トランジスタＱ１１，Ｑ１２のエミッタはそれぞれ
電流源ｉ１１，ｉ１２に接続され、コレクタは電源電位
Ｖccに接続されている。トランジスタＱ１３，Ｑ１４の
コレクタは、それぞれ負荷であるダイオード接続された
ｐｎｐトランジスタＱ１５，Ｑ１６を介して、電源電位
Ｖccに接続されている。
【０００８】トランジスタＱ１３のコレクタは、トラン
ジスタＱ１５と共にカレントミラー回路を構成するｐｎ
ｐトランジスタＱ１８のベースに接続されている。この
トランジスタＱ１８のコレクタは出力端子ＯＵＴに、エ
ミッタは電源電位Ｖccに接続されている。トランジスタ
Ｑ１４のコレクタは、トランジスタＱ１６と共にカレン
トミラー回路を構成するｐｎｐトランジスタＱ１７のベ
ースに接続されている。このトランジスタＱ１７のコレ
クタはカレントミラー回路を構成するｎｐｎトランジス
タＱ１９，Ｑ１０の参照電流側トランジスタＱ１９のコ
レクタに接続され、エミッタは電源電位Ｖccに接続され
ている。トランジスタＱ１９，Ｑ１０のエミッタは接地
電位Ｖssに接続され、トランジスタＱ１０のコレクタ
は、トランジスタＱ１８のコレクタと共に出力端子ＯＵ
Ｔに接続されている。
ジスタＱ１５と共にカレントミラー回路を構成するｐｎ
ｐトランジスタＱ１８のベースに接続されている。この
トランジスタＱ１８のコレクタは出力端子ＯＵＴに、エ
ミッタは電源電位Ｖccに接続されている。トランジスタ
Ｑ１４のコレクタは、トランジスタＱ１６と共にカレン
トミラー回路を構成するｐｎｐトランジスタＱ１７のベ
ースに接続されている。このトランジスタＱ１７のコレ
クタはカレントミラー回路を構成するｎｐｎトランジス
タＱ１９，Ｑ１０の参照電流側トランジスタＱ１９のコ
レクタに接続され、エミッタは電源電位Ｖccに接続され
ている。トランジスタＱ１９，Ｑ１０のエミッタは接地
電位Ｖssに接続され、トランジスタＱ１０のコレクタ
は、トランジスタＱ１８のコレクタと共に出力端子ＯＵ
Ｔに接続されている。
【０００９】このように構成された第１の演算増幅器１
は、トランジスタＱ１１のベースを非反転入力端子ＩＮ
１、トランジスタＱ１２のベースを反転入力端子ＩＮ２
とする差動増幅回路である。トランジスタＱ１３のコレ
クタ電流Ｉ１はカレントミラー動作よってトランジスタ
Ｑ１８を介して出力端子ＯＵＴに供給される。またトラ
ンジスタＱ１４のコレクタ電流Ｉ２はやはりカレントミ
ラー動作よってトランジスタＱ１７を介してトランジス
タＱ１９に供給される。従って、トランジスタＱ１９，
Ｑ１０によるカレントミラー回路によって最終的な出力
電流として、Ｉ１−Ｉ２が得られることになる。なおこ
こでは、カレントミラーの増幅率を１として説明した
が、より大きな出力電流を得るためにはカレントミラー
回路に１以上の増幅率を持たせてもよい。
は、トランジスタＱ１１のベースを非反転入力端子ＩＮ
１、トランジスタＱ１２のベースを反転入力端子ＩＮ２
とする差動増幅回路である。トランジスタＱ１３のコレ
クタ電流Ｉ１はカレントミラー動作よってトランジスタ
Ｑ１８を介して出力端子ＯＵＴに供給される。またトラ
ンジスタＱ１４のコレクタ電流Ｉ２はやはりカレントミ
ラー動作よってトランジスタＱ１７を介してトランジス
タＱ１９に供給される。従って、トランジスタＱ１９，
Ｑ１０によるカレントミラー回路によって最終的な出力
電流として、Ｉ１−Ｉ２が得られることになる。なおこ
こでは、カレントミラーの増幅率を１として説明した
が、より大きな出力電流を得るためにはカレントミラー
回路に１以上の増幅率を持たせてもよい。
【００１０】この第１の演算増幅器１は、入力信号が電
源電位Ｖccまで上昇しても正常に動作する。電源電位Ｖ
ccが入ったとき、トランジスタＱ１３，Ｑ１４の共通エ
ミッタ電位は、Ｖcc−２ＶBE（ＶBEはトランジスタのベ
ース・エミッタ間電圧）であって、これらはトランジス
タＱ１５，Ｑ１６を負荷としてまだ活性領域で動作でき
るからである。これは言い替えれば、入力段のトランジ
スタＱ１１，Ｑ１２が、差動回路本体のトランジスタＱ
１３，Ｑ１４への入力信号に対するレベルシフト段とし
て機能しているためである。一方、入力信号の低レベル
側については、これが接地電位Ｖssに近づいて約＋２Ｖ
BE以下になると、トランジスタＱ１３，Ｑ１４の共通エ
ミッタ端子電位が接地電位Ｖssになるため、電流源ｉ１
３の電流が零、従ってトランジスタＱ１３，Ｑ１４がカ
ットオフとなって、回路は増幅能力を失う。出力電圧に
ついては、ｐｎｐトランジスタＱ１８とｎｐｎトランジ
スタＱ１０のコレクタを出力端子に接続したプッシュプ
ル型となっているため、高レベル側、低レベル側とも、
トランジスタのオン電圧（約０．１Ｖ）を残すのみで、
ほぼ接地電位Ｖssから電源電位Ｖccまで出力可能であ
る。
源電位Ｖccまで上昇しても正常に動作する。電源電位Ｖ
ccが入ったとき、トランジスタＱ１３，Ｑ１４の共通エ
ミッタ電位は、Ｖcc−２ＶBE（ＶBEはトランジスタのベ
ース・エミッタ間電圧）であって、これらはトランジス
タＱ１５，Ｑ１６を負荷としてまだ活性領域で動作でき
るからである。これは言い替えれば、入力段のトランジ
スタＱ１１，Ｑ１２が、差動回路本体のトランジスタＱ
１３，Ｑ１４への入力信号に対するレベルシフト段とし
て機能しているためである。一方、入力信号の低レベル
側については、これが接地電位Ｖssに近づいて約＋２Ｖ
BE以下になると、トランジスタＱ１３，Ｑ１４の共通エ
ミッタ端子電位が接地電位Ｖssになるため、電流源ｉ１
３の電流が零、従ってトランジスタＱ１３，Ｑ１４がカ
ットオフとなって、回路は増幅能力を失う。出力電圧に
ついては、ｐｎｐトランジスタＱ１８とｎｐｎトランジ
スタＱ１０のコレクタを出力端子に接続したプッシュプ
ル型となっているため、高レベル側、低レベル側とも、
トランジスタのオン電圧（約０．１Ｖ）を残すのみで、
ほぼ接地電位Ｖssから電源電位Ｖccまで出力可能であ
る。
【００１１】従ってこの第１の演算増幅器１を用いて、
図３（ａ）に示すように出力端子を反転入力端子に帰還
接続して電圧フォロアを構成したとき、電源電圧の範囲
でフルスイングする正弦波入力信号に対して得られる出
力信号波形は、図４（ａ）のようになる。図示のように
低レベル側は＋２ＶBEでクリップされる。これは前述の
ように、＋２ＶBE以下で初段の差動トランジスタＱ１
３，Ｑ１４がカットオフするためである。そしてこれら
のトランジスタＱ１３，Ｑ１４がカットオフのとき、こ
れらのトランジスタＱ１３，Ｑ１４と共にカレントミラ
ー回路を構成する出力段のトランジスタＱ１８，Ｑ１７
もカットオフとなる。従ってクリップレベルの＋２ＶBE
以下では、出力インピーダンスが非常に高い状態、言い
替えれば出力オープン状態となる。＋２ＶBE以上では入
力信号電圧に比例した出力信号電圧が得られる。
図３（ａ）に示すように出力端子を反転入力端子に帰還
接続して電圧フォロアを構成したとき、電源電圧の範囲
でフルスイングする正弦波入力信号に対して得られる出
力信号波形は、図４（ａ）のようになる。図示のように
低レベル側は＋２ＶBEでクリップされる。これは前述の
ように、＋２ＶBE以下で初段の差動トランジスタＱ１
３，Ｑ１４がカットオフするためである。そしてこれら
のトランジスタＱ１３，Ｑ１４がカットオフのとき、こ
れらのトランジスタＱ１３，Ｑ１４と共にカレントミラ
ー回路を構成する出力段のトランジスタＱ１８，Ｑ１７
もカットオフとなる。従ってクリップレベルの＋２ＶBE
以下では、出力インピーダンスが非常に高い状態、言い
替えれば出力オープン状態となる。＋２ＶBE以上では入
力信号電圧に比例した出力信号電圧が得られる。
【００１２】次に、図２に示す第２の演算増器２は、図
１の第１の演算増幅器１の各部トランジスタＱ１１，Ｑ
１２，…，Ｑ１０を、ｎｐｎとｐｎｐとを逆にしてトラ
ンジスタＱ２１，Ｑ２２，…，Ｑ２０で置き換え、電源
関係を逆にして相補型回路構成としたものである。この
第２の演算増幅器２では、第１の演算増幅器１と同様の
原理で、入力信号が電源電位Ｖccに近い高レベルＶcc−
２ＶBE以上になると初段がカットオフとなり、増幅能力
を失う。
１の第１の演算増幅器１の各部トランジスタＱ１１，Ｑ
１２，…，Ｑ１０を、ｎｐｎとｐｎｐとを逆にしてトラ
ンジスタＱ２１，Ｑ２２，…，Ｑ２０で置き換え、電源
関係を逆にして相補型回路構成としたものである。この
第２の演算増幅器２では、第１の演算増幅器１と同様の
原理で、入力信号が電源電位Ｖccに近い高レベルＶcc−
２ＶBE以上になると初段がカットオフとなり、増幅能力
を失う。
【００１３】従ってこの第２の演算増幅器２を用いて、
図３（ｂ）に示すように電圧フォロアを構成すると、電
源電圧の範囲でフルスイングする正弦波入力信号に対し
て得られる出力信号波形は、図４（ｂ）のようになる。
即ち出力信号は高レベル側がＶcc−２ＶBEでクリップさ
れ、それ以下では入力信号波形に比例した出力信号が得
られる。クリップレベル以上で出力はオープン状態とな
る。
図３（ｂ）に示すように電圧フォロアを構成すると、電
源電圧の範囲でフルスイングする正弦波入力信号に対し
て得られる出力信号波形は、図４（ｂ）のようになる。
即ち出力信号は高レベル側がＶcc−２ＶBEでクリップさ
れ、それ以下では入力信号波形に比例した出力信号が得
られる。クリップレベル以上で出力はオープン状態とな
る。
【００１４】この実施例においは、以上に説明した第
１，第２の演算増幅器１，２を用いて、これらを図５に
示すように並列接続して一つの増幅回路を構成する。こ
のように構成された増幅回路では、電源電圧の範囲でフ
ルスイングする入力信号に対して得られる出力信号波形
は、図６に示すように電源電圧の全範囲でフルスイング
する波形となる。電源電位Ｖccに近い高レベル領域Ａ
（図４（ｂ）のＶccからＶcc−２ＶBEの範囲に相当す
る）は第２の演算増幅器２がクリップして第１の演算増
幅器１のみの動作となる。この時第２の演算増幅器２は
出力オープン状態であり、第１の演算増幅器１の動作を
妨げることはない。低レベル領域Ｂ（図４（ａ）のＶss
から＋２ＶBEの範囲に相当する）は逆に第１の演算増幅
器１がクリップして第２の演算増幅器２のみの動作とな
る。この時も第１の演算増幅器１は出力オープン状態で
あり、第２の演算増幅器２の動作を妨げることはない。
中間領域Ｃでは、第１，第２の演算増幅器１，２が同時
に動作する。
１，第２の演算増幅器１，２を用いて、これらを図５に
示すように並列接続して一つの増幅回路を構成する。こ
のように構成された増幅回路では、電源電圧の範囲でフ
ルスイングする入力信号に対して得られる出力信号波形
は、図６に示すように電源電圧の全範囲でフルスイング
する波形となる。電源電位Ｖccに近い高レベル領域Ａ
（図４（ｂ）のＶccからＶcc−２ＶBEの範囲に相当す
る）は第２の演算増幅器２がクリップして第１の演算増
幅器１のみの動作となる。この時第２の演算増幅器２は
出力オープン状態であり、第１の演算増幅器１の動作を
妨げることはない。低レベル領域Ｂ（図４（ａ）のＶss
から＋２ＶBEの範囲に相当する）は逆に第１の演算増幅
器１がクリップして第２の演算増幅器２のみの動作とな
る。この時も第１の演算増幅器１は出力オープン状態で
あり、第２の演算増幅器２の動作を妨げることはない。
中間領域Ｃでは、第１，第２の演算増幅器１，２が同時
に動作する。
【００１５】第１，第２の演算増幅器１，２をそのまま
並列接続してもよいが、これではカレントミラー回路が
重複することになる。図７は重複するカレントミラー回
路を整理して簡素化した実施例の増幅回路を具体的に示
している。
並列接続してもよいが、これではカレントミラー回路が
重複することになる。図７は重複するカレントミラー回
路を整理して簡素化した実施例の増幅回路を具体的に示
している。
【００１６】以上では専らバイポーラトランジスタを用
いた例を説明したが、この発明による増幅回路は、ＭＯ
Ｓトランジスタを用いても同様に構成することができ
る。図８は、ＭＯＳトランジスタを用いた実施例の増幅
回路を、図７に対応させて示している。詳細な説明は省
略するが、これは図７のｎｐｎトランジスタをｎチャネ
ル，ＥタイプのＭＯＳトランジスタに置き換え、ｐｎｐ
トランジスタをｐチャネル，ＥタイプのＭＯＳトランジ
スタに置き換えて得られる。この実施例によっても先の
実施例と同様に、電源電圧の全範囲でフルスイングでき
る、動作電圧範囲の広い増幅回路が得られる。
いた例を説明したが、この発明による増幅回路は、ＭＯ
Ｓトランジスタを用いても同様に構成することができ
る。図８は、ＭＯＳトランジスタを用いた実施例の増幅
回路を、図７に対応させて示している。詳細な説明は省
略するが、これは図７のｎｐｎトランジスタをｎチャネ
ル，ＥタイプのＭＯＳトランジスタに置き換え、ｐｎｐ
トランジスタをｐチャネル，ＥタイプのＭＯＳトランジ
スタに置き換えて得られる。この実施例によっても先の
実施例と同様に、電源電圧の全範囲でフルスイングでき
る、動作電圧範囲の広い増幅回路が得られる。
【００１７】
【発明の効果】以上述べたようにこの発明によれば、低
レベル側ではクリップされて高出力インピーダンスとな
る第１の演算増幅器と、これと相補型回路構成を有し高
レベル側でクリップされて高出力インピーダンスとなる
第２の演算増幅器とを組み合わせることによって、電源
電圧の全範囲にわたって動作するダイナミックレンジの
広い増幅回路を得ることができる。
レベル側ではクリップされて高出力インピーダンスとな
る第１の演算増幅器と、これと相補型回路構成を有し高
レベル側でクリップされて高出力インピーダンスとなる
第２の演算増幅器とを組み合わせることによって、電源
電圧の全範囲にわたって動作するダイナミックレンジの
広い増幅回路を得ることができる。
【図１】 この発明の一実施例に用いられる第１の演算
増幅器の構成を示す図である。
増幅器の構成を示す図である。
【図２】 同実施例に用いられる第２の演算増幅器の構
成を示す図である。
成を示す図である。
【図３】 図１及び図２の演算増幅器を用いた電圧フォ
ロアの構成を示す図である。
ロアの構成を示す図である。
【図４】 図３の電圧フォロアの正弦波入力信号に対す
る出力電圧波形図である。
る出力電圧波形図である。
【図５】 この発明の一実施例の増幅回路構成を示す図
である。
である。
【図６】 同実施例の増幅回路の正弦波入力信号に対す
る出力電圧波形図である。
る出力電圧波形図である。
【図７】 重複部を省いた実施例の増幅回路を示す図で
ある。
ある。
【図８】 ＭＯＳトランジスタを用いた実施例の増幅回
路を示す図である。
路を示す図である。
１…第１の演算増幅器、２…第２の演算増幅器。
Claims (1)
- 【請求項１】 入力電圧が電源電圧範囲の低レベル側の
第１の値以上で入力電圧に比例した出力電圧が得られ、
第１の値以下では初段がカットオフして出力端子が高イ
ンピーダンスとなる第１の演算増幅器と、この第１の演
算増幅器とは相補型の回路構成であって、入力電圧が電
源電圧範囲の高レベル側の第２の値以下で入力電圧に比
例した出力電圧が得られ、第２の値以上では初段がカッ
トオフして出力端子が高インピーダンスとなる第２の演
算増幅器とが並列接続されていることを特徴とする増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139117A JPH06326525A (ja) | 1993-05-17 | 1993-05-17 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139117A JPH06326525A (ja) | 1993-05-17 | 1993-05-17 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326525A true JPH06326525A (ja) | 1994-11-25 |
Family
ID=15237897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5139117A Pending JPH06326525A (ja) | 1993-05-17 | 1993-05-17 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140166335A1 (en) * | 2011-08-23 | 2014-06-19 | Furukawa Electric Co., Ltd. | Undersea cable, multilayer tape for water shielding layer of undersea cable, and method for improving fatigue characteristics of undersea cable |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945706A (ja) * | 1982-09-09 | 1984-03-14 | Nippon Shiguneteitsukusu Kk | 差動増幅回路 |
| JPS60217709A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | 演算増幅回路 |
| JPH04229709A (ja) * | 1990-09-18 | 1992-08-19 | Nec Corp | 差動増幅器 |
| JPH04310006A (ja) * | 1991-04-08 | 1992-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 演算増幅回路 |
-
1993
- 1993-05-17 JP JP5139117A patent/JPH06326525A/ja active Pending
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