JPS59160320A - 電流出力付比較器 - Google Patents
電流出力付比較器Info
- Publication number
- JPS59160320A JPS59160320A JP58032819A JP3281983A JPS59160320A JP S59160320 A JPS59160320 A JP S59160320A JP 58032819 A JP58032819 A JP 58032819A JP 3281983 A JP3281983 A JP 3281983A JP S59160320 A JPS59160320 A JP S59160320A
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- Japan
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- trs
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電流出力付比較器、特に高速ＡＤ変換器に用い
て好適な比較器に関する。
て好適な比較器に関する。
従来、高速のＡＤ変換方式として、第１図に示すような
直並列形が用いられている。この方式では、アナログ入
力信号のうち所定上位ピットに対応するアナログ量につ
いて第１のＡＤ変換器（以下ＡＤＣと略す）１でＡＤ変
換し、レジスタ７１にラッチ後ＤＡ変換器（以下ＤＡＣ
と略す）３により上位ビットに対応するＤＡ変換を行な
う。この出力と遅延回路５によシ遅らされたアナログ入
力信号との差が引き算器６で取られ、さらにその差信号
を第２のＡＤＣ２でＡＤ変換することによυ下位ビット
を決定するものである。このように上位ビットについて
はＡＤＣｌ−レジスタ７ｌ−ＤＡＣ３という段階を経る
ため、速度が上げられない欠点がある。これに対し、Ａ
ＤＣとＤＡ（１区別しない第２図に示す方法がある。（
昭和５０年度電子通信学会全国大会予稿、ｐ４７８）こ
れは、第１のＡＤＯとして並列形ＡＤＣｅ構成し、比較
器１１の後にその比較器出力によって切シ換わる電流源
回路１２を設けたもので、その電流出力をを 加算することによｊ５ＤＡｃとしての動へさせるもので
ある。このような電流出力部の比較器ｄ１これまでの比
較器に電流出力部を付加したために、消費電力が増加す
ること、比較器出力から電流出力までに遅れが生じると
とガどの欠点があった。
直並列形が用いられている。この方式では、アナログ入
力信号のうち所定上位ピットに対応するアナログ量につ
いて第１のＡＤ変換器（以下ＡＤＣと略す）１でＡＤ変
換し、レジスタ７１にラッチ後ＤＡ変換器（以下ＤＡＣ
と略す）３により上位ビットに対応するＤＡ変換を行な
う。この出力と遅延回路５によシ遅らされたアナログ入
力信号との差が引き算器６で取られ、さらにその差信号
を第２のＡＤＣ２でＡＤ変換することによυ下位ビット
を決定するものである。このように上位ビットについて
はＡＤＣｌ−レジスタ７ｌ−ＤＡＣ３という段階を経る
ため、速度が上げられない欠点がある。これに対し、Ａ
ＤＣとＤＡ（１区別しない第２図に示す方法がある。（
昭和５０年度電子通信学会全国大会予稿、ｐ４７８）こ
れは、第１のＡＤＯとして並列形ＡＤＣｅ構成し、比較
器１１の後にその比較器出力によって切シ換わる電流源
回路１２を設けたもので、その電流出力をを 加算することによｊ５ＤＡｃとしての動へさせるもので
ある。このような電流出力部の比較器ｄ１これまでの比
較器に電流出力部を付加したために、消費電力が増加す
ること、比較器出力から電流出力までに遅れが生じると
とガどの欠点があった。
本発明の目的は消費電力を低減し、高速な電流出力付比
較器及びそれを用いたＤＡ出力付ＡＤ変も２個のトラン
ジスタの各コレクタに抵抗を接続してなる差動回路と、
該抵抗にエミッタをそれぞれ接続したトランジスタとか
らなり、該トランジスタの各ベースを一定電位に接続す
ると共に、該トランジスタの各コレクタを電流出力端子
としたことを特徴とする。
較器及びそれを用いたＤＡ出力付ＡＤ変も２個のトラン
ジスタの各コレクタに抵抗を接続してなる差動回路と、
該抵抗にエミッタをそれぞれ接続したトランジスタとか
らなり、該トランジスタの各ベースを一定電位に接続す
ると共に、該トランジスタの各コレクタを電流出力端子
としたことを特徴とする。
以下、本発明を実施例によシ詳細に説明する。
第３図は本発明による比較器の一例を示す回路構成図で
ある。トランジスタ（以下Ｔｒと略す）１０１．１０２
は入力トランジスタであり、’ｒＫ械ＩＮ←）が本比較
器の入力となっている。Ｔｒｉｌｌ。
ある。トランジスタ（以下Ｔｒと略す）１０１．１０２
は入力トランジスタであり、’ｒＫ械ＩＮ←）が本比較
器の入力となっている。Ｔｒｉｌｌ。
１１２はラッチ用のＴｒであわ、スイッチＴｒ１３１．
１３２によシ外部クロックＣＬＫに従って入力増幅部と
ラッチとを切υ換えて使ういわゆるラッチングコンパレ
ータを構成している。このようなラッチングコンパレー
タの上部にバッファＴｒ１２１，１２２ ’ｅ設けるこ
とにより、ラッチングコンパレータのコレクタ電流を外
部に取シ出せるようになっている。例えば、入力ＩＮ（
ト）がＩＮ←）よシ高電位にあるとすると、Ｔｒｌｏｌ
あるいは１１２がＯＮとなシ、Ｔｒ１０２あるいは１１
１がＯＦＦとなり、電流出力ＪＯＵＴはＩなる電流が流
れ、工ＯＵＴは０となる。このように、比較器出力に応
じた電流出力が得られる。一方、電圧出力はＥＯＵＴ、
ＥＯＵＴ端子から得られる。すなわち、Ｔｒ１２１，１
２２のベースは一定電位ＶＢに固定されているため、Ｔ
ｒ１２１，１２２のエミッタの電位はＶＢ−ｙＢｇ と
なり、はぼ一定となる。そこで、電圧出力端ＥＯＵＴ、
ＥＯＵＴでは抵抗２０１，２０２による出力電流の電圧
降下があるため、出力電圧が得られるものである。この
比較器を用いたＡＤ−ＤＡ変換器の一例を第４図に示す
。比較器３０は第３図に示した回路であり、電流出力端
子を相互に接続し、電流加算を行なうことによｐ、ＤＡ
比出力得るものである。３５はデコーダであシ、比較器
電圧出力がそれに接続されＡＤ変換値が得られるように
なっている。
１３２によシ外部クロックＣＬＫに従って入力増幅部と
ラッチとを切υ換えて使ういわゆるラッチングコンパレ
ータを構成している。このようなラッチングコンパレー
タの上部にバッファＴｒ１２１，１２２ ’ｅ設けるこ
とにより、ラッチングコンパレータのコレクタ電流を外
部に取シ出せるようになっている。例えば、入力ＩＮ（
ト）がＩＮ←）よシ高電位にあるとすると、Ｔｒｌｏｌ
あるいは１１２がＯＮとなシ、Ｔｒ１０２あるいは１１
１がＯＦＦとなり、電流出力ＪＯＵＴはＩなる電流が流
れ、工ＯＵＴは０となる。このように、比較器出力に応
じた電流出力が得られる。一方、電圧出力はＥＯＵＴ、
ＥＯＵＴ端子から得られる。すなわち、Ｔｒ１２１，１
２２のベースは一定電位ＶＢに固定されているため、Ｔ
ｒ１２１，１２２のエミッタの電位はＶＢ−ｙＢｇ と
なり、はぼ一定となる。そこで、電圧出力端ＥＯＵＴ、
ＥＯＵＴでは抵抗２０１，２０２による出力電流の電圧
降下があるため、出力電圧が得られるものである。この
比較器を用いたＡＤ−ＤＡ変換器の一例を第４図に示す
。比較器３０は第３図に示した回路であり、電流出力端
子を相互に接続し、電流加算を行なうことによｐ、ＤＡ
比出力得るものである。３５はデコーダであシ、比較器
電圧出力がそれに接続されＡＤ変換値が得られるように
なっている。
第５図は、第３図に示したバッファートランジスタ１２
１，１２２’ｉ共通に用いるようにしたもので、比較器
３１は第３図のバッファートランジスタ部分（１４１，
１２２）を除いたものである。
１，１２２’ｉ共通に用いるようにしたもので、比較器
３１は第３図のバッファートランジスタ部分（１４１，
１２２）を除いたものである。
その他は第４図に示した構成となるため、ここでは省略
しである。この回路によれば、ラッチングコンパレータ
を動作させる電流がそのまま出力電流として利用できる
ため、消費電力の低減が図られ、また電流出力は電圧出
力と同時に得られるため、電流出力の時間遅れが無いと
いう特徴をもつ。
しである。この回路によれば、ラッチングコンパレータ
を動作させる電流がそのまま出力電流として利用できる
ため、消費電力の低減が図られ、また電流出力は電圧出
力と同時に得られるため、電流出力の時間遅れが無いと
いう特徴をもつ。
しかしながら、第３図においてラッチモードすなわちラ
ッチ用Ｔｒ１１１，１１２が動作しているとき、例えば
ＴｒｉｌｌがＯＦＦ’Ｘ’Ｉ’ｒｌ１２がＯＮであると
すると、Ｔｒ１１２は飽和領域にある。このため、Ｔｒ
ｌ１２の電流増幅率βが低下し、ベース電流が流れるた
め、本来０となるべき１０ＵＴが０とならず一定電流が
流れるという不都合が生じることがある。そこでこの影
響を避けるための第２の実施例を第６図に示す。
ッチ用Ｔｒ１１１，１１２が動作しているとき、例えば
ＴｒｉｌｌがＯＦＦ’Ｘ’Ｉ’ｒｌ１２がＯＮであると
すると、Ｔｒ１１２は飽和領域にある。このため、Ｔｒ
ｌ１２の電流増幅率βが低下し、ベース電流が流れるた
め、本来０となるべき１０ＵＴが０とならず一定電流が
流れるという不都合が生じることがある。そこでこの影
響を避けるための第２の実施例を第６図に示す。
第６図においてラッチ用Ｔｒｉｌｌ、１１２のベースを
トランジスタ１３１，１３３および１３２゜１３４を介
して正帰還を構成するものである。これによってラッチ
用Ｔｒｉｌｌあるいは１１２が飽和しても、出力電流■
ＯＵＴおよび１０ＵＴに影響を与えなくなる。トランジ
スタ１３３，１３４はラッチ用Ｔｒｉｌｌあるいは１１
２が深く飽和することを避けるために設けたレベルシフ
ト用でアシ、これによシスイツチング速度の高速化を図
っている。また、電圧出力はトランジスタ１３３および
１３４のエミッタからとるようにしであるが、トランジ
スタ１３３，１３４をマルチエミッタ構造とし、他のエ
ミッタから取るようにしても良いことは明らかである。
トランジスタ１３１，１３３および１３２゜１３４を介
して正帰還を構成するものである。これによってラッチ
用Ｔｒｉｌｌあるいは１１２が飽和しても、出力電流■
ＯＵＴおよび１０ＵＴに影響を与えなくなる。トランジ
スタ１３３，１３４はラッチ用Ｔｒｉｌｌあるいは１１
２が深く飽和することを避けるために設けたレベルシフ
ト用でアシ、これによシスイツチング速度の高速化を図
っている。また、電圧出力はトランジスタ１３３および
１３４のエミッタからとるようにしであるが、トランジ
スタ１３３，１３４をマルチエミッタ構造とし、他のエ
ミッタから取るようにしても良いことは明らかである。
さらに、他の実施例を第７図に示す。これは、第３図あ
るいは第６図に示した比較器の前段に差動増幅口８を設
けたものである。第３図、第６図に示した実施例ではト
ランジスタ１０１，１０２が動作するコンパレータモー
ドとトランジスタ１１１．１１２が動作するラッチモー
ドが交互に切り換えられるため、ラッチモードにあると
き、トランジスタ１０１，１０２は動作状態にない。し
かし、本実施例においては前段におかれた差動増幅回路
が動作しておシ、コンパレータモードになったときの速
度向上の効果がある。
るいは第６図に示した比較器の前段に差動増幅口８を設
けたものである。第３図、第６図に示した実施例ではト
ランジスタ１０１，１０２が動作するコンパレータモー
ドとトランジスタ１１１．１１２が動作するラッチモー
ドが交互に切り換えられるため、ラッチモードにあると
き、トランジスタ１０１，１０２は動作状態にない。し
かし、本実施例においては前段におかれた差動増幅回路
が動作しておシ、コンパレータモードになったときの速
度向上の効果がある。
第６図、第７図に示した比較器を用いて、ＡＤ出力付Ｄ
Ａ変換器として構成する場合は第４図、第５図に示した
回路構成とすれば良いことは明らかである。
Ａ変換器として構成する場合は第４図、第５図に示した
回路構成とすれば良いことは明らかである。
以上のように本発明によれば、比較器の動作電流を出力
電流として利用するため、消費電力が低減でき、電流出
力部が後段に置かれていないことから高速な電流出力付
比較器が得られる。また、これを用いることによｊ５、
ＤＡ出力付のＡＤＣが簡単に構成でき、消費電力、高速
性などの点からその効果は太きい。
電流として利用するため、消費電力が低減でき、電流出
力部が後段に置かれていないことから高速な電流出力付
比較器が得られる。また、これを用いることによｊ５、
ＤＡ出力付のＡＤＣが簡単に構成でき、消費電力、高速
性などの点からその効果は太きい。
第１図は従来の直並列ＡＤ変換器の構成を示す図、第２
図は従来の電流出力付比較器を説明するための図、第３
図は本発明の第１の比較器を示す回路構成図、第４図は
本発明の比較器を用いたＡＤ−ＤＡ変換器構成を示す図
、第５図は同じく他のＡＤ−ＤＡ変換器構成を示す図、
第６図は本発明の第２の比較器を示す回路構成図、第７
図は本発明の第３の比較器を示す回路構成図である。 １０１．１０２・・・入力トランジスタ、１１１゜１１
２・・・ラッチ用トランジスタ、１２１，１２２・・・
バッファトランジスタ、３００・・・定電流源。 第 ｌ 図 テｌグル工刀 第 ２ 図 第 ３ 図 ￥４− 図
図は従来の電流出力付比較器を説明するための図、第３
図は本発明の第１の比較器を示す回路構成図、第４図は
本発明の比較器を用いたＡＤ−ＤＡ変換器構成を示す図
、第５図は同じく他のＡＤ−ＤＡ変換器構成を示す図、
第６図は本発明の第２の比較器を示す回路構成図、第７
図は本発明の第３の比較器を示す回路構成図である。 １０１．１０２・・・入力トランジスタ、１１１゜１１
２・・・ラッチ用トランジスタ、１２１，１２２・・・
バッファトランジスタ、３００・・・定電流源。 第 ｌ 図 テｌグル工刀 第 ２ 図 第 ３ 図 ￥４− 図
Claims (1)
- １、少なくとも２個のトランジスタの各コレクタに抵抗
を接続してなる差動回路と、上記抵抗にエミッタをそれ
ぞれ接続したトランジスタとからなり、該トランジスタ
の各ベースを一定電位に接続すると共に、該トランジス
タの各コレクタを電流出力端子としたことを特徴とする
電流出力付比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032819A JPS59160320A (ja) | 1983-03-02 | 1983-03-02 | 電流出力付比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032819A JPS59160320A (ja) | 1983-03-02 | 1983-03-02 | 電流出力付比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160320A true JPS59160320A (ja) | 1984-09-11 |
Family
ID=12369435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032819A Pending JPS59160320A (ja) | 1983-03-02 | 1983-03-02 | 電流出力付比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160320A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186534U (ja) * | 1986-05-19 | 1987-11-27 | ||
| JPS6344537U (ja) * | 1986-09-08 | 1988-03-25 | ||
| WO2003017485A3 (en) * | 2001-08-16 | 2003-10-16 | Hrl Lab Llc | Comparator with very fast regeneration time constant |
-
1983
- 1983-03-02 JP JP58032819A patent/JPS59160320A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186534U (ja) * | 1986-05-19 | 1987-11-27 | ||
| JPS6344537U (ja) * | 1986-09-08 | 1988-03-25 | ||
| WO2003017485A3 (en) * | 2001-08-16 | 2003-10-16 | Hrl Lab Llc | Comparator with very fast regeneration time constant |
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